서문

필자는 지난 10년동안 이 주제에 관하여 출판된 최소 14권의 학부용 저서를 알고 있다. 왜 필자는 고체소자에 대해 또 다른 책을 쓰게 되었는가? 몇가지 이유들을 제시해 볼 수 있으나 중요한 이유는 컴퓨터 교육이 병합된 2000년대를 위한 책을 쓰고자 함에 있었다. 최근의 조사에 의하면 퍼듀 대학의 ‘전기와 컴퓨터 공학’과 학부과정의 위원회가 컴퓨터의 사용을 교육과정의 제 1 순위로 나열하였다. 국제적으로도 컴퓨터 교육의 병합을 강조하는 대학협회가 구성되었다. 1992년 1월 학생사용자를 위한 MATLAB이 보급되기 시작하였다. 여기엔 필수적으로 저가격의 수학계산 소프트웨어와 정품 매뉴얼이 포장되어 있었다. 이 소프트웨어와 매뉴얼은 첫 해에 3,700개 이상이 팔렸다. MATLAB 사용을 위한 여러 출판사들의 여러 가지 교재와 책들이 현재 유용하게 사용되고 있다. 앞으로의 경향은 다음과 같을 것이다. 컴퓨터교육의 병합은 점점 더 널리 퍼질 것이다. 컴퓨터는 고체 소자를 다룸에 있어서 더 현실적으로 문제를 다룰수 있게 해주며, 가정에 의한 실험을 쉽게 하도록 도와주며, 결과의 그래프를 편리하게 얻을 수 있게 해준다. 손으로 계산한 단 한점의 값보다 훨씬 더 적은 시간과 적은 노력으로 소자에 대한 전체 특성을 컴퓨터로 얻을수 있다.

이 교재는 이 분야의 새로운 교재가 아니라, 고체소자에 대한 Addison-Wesley Modula Series Volume Ⅰ-Ⅳ로부터 발췌되었다. 오해를 방지하기 위해 Modula Series의 마지막 volume은 단지 발췌해 놓은것만은 아님을 밝힌다. 반대로 네 권의 겉표지중 반 이상은 완전히 새로 쓰여졌다. 더욱이 몇몇 보충영역과 부가적인 두 chapter가 1권-4권의 초안에 첨가되었다. 그 새로운 자료들역시 컴퓨터에 기반한 연습문제와 각장의 끝 문제들, 그리고 General Introduction에 포함되어 있다.

공학을 공부하는데 있어서 어떤 공학에서든 타협이라는 것이 있다. 특히 디바이스 디자인에 있어서 그러하다. 또한 책 디자인에도 관련된다. 예를들면, 작은 주제를 자세히 설명할 것이냐, 혹은 여러 주제들을 대략 설명할 것이냐의 문제이다. 마찬가지로 개념의 이해가 강조될 수도 있고, 실제적인 정보의 전달을 효과적으로 강조할 수도 있다. Modula Series의 Volume Ⅰ-Ⅳ는 개념을 강조하며, 주제에 대한 깊이가 깊은 것으로 알려져 있다. 주제에 대한 기본적인 깊이를 똑같이 포함시키면서 주제를 넓히고, 실제정보의 전달을 향상시키기 위해 읽기전용의 네 chapter가 부가되었다. 읽기전용의 chapter들에서는 현대 디바이스들의 흥미진진한 세계에 대한 서술을 강조하였다. 복합반도체 디바이스도 마찬가지로 그 주제가 늘어났다.

통찰에 대한 질적인 개발에 들어간 노력과 양적 조사의 구현사이에도 역시 타협이 있었다. 컴퓨터의 집약적 사용에 의한 양적용량의 큰 향상은 “직관”을 경시하지 않도록 조심스러운 주시를 요한다. 결과적으로 주제의 깊이나 폭, 어느것이든 모두 포함시키려는 노력은 하지않았다. 그래서 많은 부분들이 나중을 위해 생략되었다.(또다른 원인은 다른 책들이다.) 독자들이 주제에 대해 이성적으로 잘 알고 있으며, 이 책을 마친 후 디바이스 분석을 행할 정도로 잘 갖추어져 있어서 다행스럽게도 적당한 흥정이 이루어지게 되었다.

이 책은 최소한 전기장론을 접해본 적이 있는 학부 3,4학년생을 위한 것이다. Chapter는 "part"라는 큰 3개의 영역으로 묶여져 있으며, 그 중 partⅡ는 ⅡA와 ⅡB로 나뉘어져 있다. 약간의 생략으로, 세 part 각각의 지문은 퍼듀대학 ‘전기와 컴퓨터 공학’ 코스에서 한 학기에 5주간 3학점으로, 3,4학년과정으로 사용되었다. 매일 강의하는 코스의 범주는 풀이매뉴얼과 함께 제공된 Instructor's Disk에 있다. 시간제약상 필요하다면, 강의 계획표에서 읽기전용의 chapter 4, 9, 13, 19장은 삭제될 수 있다.

비록 General Introduction에 특별한 자료들을 완전히 열거하였으나, 강의자는 각장의 끝 문제들 앞에 있는 문제안내표를 주목해야 한다. 이 표들은 문제를 선택할 때, 그리고 숙제를 채점하는데, 유용할 것이다. 시험문제를 만들 때 강의자는 세 part의 끝에있는 세부절 안의(검은 엄지손가락으로 표시되는) Review Problem Sets를 참고할 수 있을 것이다. Review Problem Sets는 오래된 openbook, closedboook 테스트에서 발췌된 것이다. 컴퓨터에 관련된 연습문제와 문제들에 있어서 MATLAB의 학생 혹은 교수용 버전을 권하고 싶으나 반드시 필요한 것은 아니다. 이 책안의 연습문제 풀이와 문제들의 답, 심지어 MATLAB을 이용하는 것도 강의자에게 제공된다. 비록 그것이 도움을 주기는 하겠지만, 사용자가 책의 처음부터 MATLAB에 친숙할 필요는 없다. 이어지는 chapter들에서 MATLAB문제들은 점점 더 프로그램의 세부적 응용이 필요하게 된다. 다시말하면 앞쪽의 연습문제들과 숙제 문제들은 MATLAB사용을 통하여 MATLAB을 배우도록 하고 있다. 그러나 사용자가 직접, 앞의 세 chapter에 있는 대다수의 컴퓨터에 기반한 연습문제와 문제들을 풀어보는 것이 중요하다. 뒷 chapter들의 연습문제들과 문제들은 MATLAB의 이성적인 사용능력이 필요할 뿐만아니라 앞 chapter들의 문제들에서 개발된 프로그램에 기초하여 만들어지게 된다.

저자는 Book 2000을 가능하게 해준 동료들과, EE305학생들, 시장조사에서의 응답자들, 원고 검사자, 그리고 Addison-Wesley 전직원에게 감사를 표한다. 인텔사에서 저자의 휴식년을 계획해주고, Albuquerque fabrication facility내의 기자재 사진을 제공해준 Ali Keshavazi에게 감사를 표한다. 퍼듀대학의 Mark Lundstone 교수님도 몇몇 영역에의 주요정보와 그림을 제공하여 큰 도움이 되었다. 원고가 읽기쉽고, 잘못된 곳이 없는지 검사를 부탁한 학생들중 Eric Bragg군은 특히 뛰어난 지각력으로 도움을 주었다. 신중히 원고를 검토해준 분들은 California State University Long Beach의 Kenneth A. James 교수, Worcester Polytechnic Institute의 Peter Lanyon 교수, Georgia Institute of Technology의 Gary S. May 교수, Arizona State University의 Dieter K. Schroder 교수, 그리고 University of Illinois at Urbana-Champaign의 G. W. Stillman 교수이셨고, 이로운 제휴의 보답으로, 저자에게 책을 쓰도록 끌어주었고, Addison-Wesley의 전 편집자였던 Don Fowley에게 특별히 감사한다. 마지막으로 그렇다고 가장 적게 감사하는 것은 아닌, 프로젝트를 부드럽게 구현해주신 편집자 Katherine Harutunian과 초기에 많은 세부적 일들을 즐겁게 다뤄주었던 행정보조 Anita Devine에게 감사한다.

퍼듀대학 전기와 컴퓨터 공학과

교수  Robert F. Pierret

차례

General Introduction

PartⅠ 반도체 기초

1장 반도체 : 서문

1.1 물질의 일반적 성질

1.1.1 구성

1.1.2 순도

1.1.3 구조

1.2 결정구조

1.2.1 단위 셀 개념

1.2.2 3차원 단위 셀들

1.2.3 반도체 격자구조

1.2.4 밀러지수

1.3 걀장성장

1.3.1 초순수 Si를 얻는 방법

1.3.2 단결정 형성

1.4 요약

연습문제

2장 캐리어 모델링

2.1 양자화 개념

2.2 반도체 모델

2.2.1 결합모델

2.2.2 에너지 대역 모델

2.2.3 캐리어 이동

2.2.4 대역 간극과 물질의 분류

2.3 캐리어 성질들

2.3.1 전하

2.3.2 유효질량

2.3.3 진성 물질에 있어서의 캐리어 수

2.3.4 캐리어 숫자의 조정 - 도핑

2.3.5 캐리어에 관계된 용어들

2.4 준위와 캐리어 분포

2.4.1 준위 밀도

2.4.2 페르미 함수

2.4.3 캐리어의 평형분포

2.5 평형 상태의 캐리어 농도

2.5.1 n과 p의 공식

2.5.2 n과 p의 표현방법

2.5.3 ni와 np의 곱

2.5.4 전하 중성도의 관계식

2.5.5 캐리어 농도의 계산

2.5.6 Ep의 결정

2.5.7 캐리어 농도의 온도 의존성

2.6 요약과 결론

연습문제

3장 캐리어의 움직임

3.1 표동

3.1.1 정의 - 시각화

3.1.2 표동 전류

3.1.3 이동도

3.1.4 저항률

3.1.5 대역의 휨

3.2 확산

3.2.1 정의 - 시각화

3.2.2 고온 점 프로브 측정

3.2.3 확산과 총전류

3.2.4 확산계수 / 이동도 관계

3.3 재결합 생성

3.3.1 정의 - 도식화

3.3.2 운동량에 대한 고려

3.3.3 R-G 통계

3.3.4 소수캐리어 수명시간

3.4 상태방정식

3.4.1 연속방정식

3.4.2 소수 캐리어 확산 방정식

3.4.3 간략화와 풀이들

3.4.4 문제 풀이

3.5 보충적인 개념들

3.5.1 확산거리

3.5.2 준 페르미 준위

3.6 요약과 결론

4장 소자제조의 기초

4.1 제작과정

4.1.1 산화

4.1.2 확산

4.1.3 이온 주입

4.1.4 리소그래피

4.1.5 박막 증착

4.1.6 에피택시

4.2 디바이스 제작 예

4.2.1 pn 접합 다이오드 제작

4.2.2 컴퓨터 CPU 프로세스 흐름도

4.3 요약

R1 PartⅠ 보충과 재고

선택 및 보충 참고목록

인용한 그림의 참고 문헌

용어 목록

PartⅠ 문제의 재고와 풀이

PartⅡA pn 접합 다이오드

5장 pn접합 정전기학

5.1 기본지식

5.1.1 접합 용어/이상화된 분포상태

5.1.2 Poisson 방정식

5.1.3 정량적 해

5.1.4 내부전위(Vbi)

5.1.5 공핍근사화

5.2 정량적 정전관계

5.2.1 가정 / 정의

5.2.2 VA=0 계단형 접합

5.2.3 VA≠0 계단형 접합

5.2.4 결과의 검사/외삽

5.2.5 선형경사접합

5.3 요약

6장 pn접합 다이오드 : I-V 특성

6.1 이상적인 다이오드 방정식

6.1.1 정성적 유도

6.1.2 정량적 풀이전략

6.1.3 적합한 유도방식

6.1.4 결과의 고찰

6.2 이상값과의 차이

6.2.1 이상적 이론 대 실험

6.2.2 역방향 바이어스 항복

6.2.3 R-G 전류

6.2.4 VA-Vbi 높은 전류현상들

6.3 특별한 고려사항들

6.3.1 전하조절 근사화

6.3.2 협폭 베이스 다이오드

6.4 요약과 결론

7장 pn접합 다이오드 : 소신호 어드미턴스

7.1 서론

7.2 역방향 바이어스 접합

7.2.1 일반적 정보

7.2.2 C-V 관계

7.2.3 파라미터 추출

7.2.4 역방향 바이어스 컨덕턴스

7.3 순방향 바이어스 확산 어드미턴스

7.3.1 일반적 정보

7.3.2 어드미턴스 관계식

7.4 요약

8장 pn접합 다이오드 : 과도 응답

8.1 TURN-OFF 과도전류

8.1.1 서론

8.1.2 정성적 해석

8.1.3 축적지연시간

8.1.4 일반적 정보

8.2 TURN-ON 과도상태

8.3 요약

9장 광전자 다이오드

9.1 서문

9.2 광다이아몬드

9.2.1 pn접합 광다이오드

9.2.2 p-i-n과 애벌랜치 광다이오드

9.3 태양전지

9.3.1 기초적인 태양전지

9.3.2 효율에 대한 고려

9.3.3 태양전지 기술

9.4 LED

9.4.1 개략적 개요

9.4.2 상업적인 LEDs

9.4.3 LED 패키징과 광자도출

PartⅡB 쌍극성 접합 트랜지스터와 다른 접합 디바이스들

10장 쌍극성 접합 트랜지스터 기초

10.1 용어

10.2 제조

10.3 정전기학

10.4 기본 동작 원리 고찰

10.5 동작 파라미터

10.6 요약

11장 BJT 정적 특성

11.1 이상 트랜지스터 해석

11.1.1 해법

11.1.2 일반적 해

11.1.3 단순화된 관계식

11.1.4 Ebers-Moll 방정식과 모델

11.2 이상과의 차이

11.2.1 이상 이론/실험 비교

11.2.2 베이스 폭 변조

11.2.3 펀치-스루

11.2.4 애벌랜치 증식과 항복

11.2.5 기하학적 효과

11.2.6 재결합-생성 전류

11.2.7 경사진 베이스

11.2.8 Figures of Merit

11.3 현대의 BJT 구조

11.3.1 폴리실리콘 이미터 BJT

11.3.2 이종접합 쌍극 트랜지스터

11.4 요약

12장 BJT 동적 응답 모델링

12.1 소신호 등가 회로

12.1.1 일반화된 2단자 모델

12.1.2 하이브리드-파이 모델

12.2 과도(스위칭)응답

12.2.1 질적인 관찰

12.2.2 전하 제어 관계

12.2.3 양적인 분석

12.2.4 실제적인 고려

12.3 요약

13장 PNPN 소자들

13.1 실리콘 제어 정류기(SCR)

13.2 SCR 동작 이론

13.3 실제적인 턴-온/턴-오프 고려

13.3.1 회로 동작

13.3.2 추가적인 트리거링 메커니즘

13.3.3 단락된-음극 구성

13.3.4 di/dt와 dv/dt 효과

13.3.5 트리거링 시간

13.3.6 스위칭 장점/단점

13.4 다른 PNPN 디바이스

14장 MS 접촉과 쇼트키 다이오드

14.1 이상적인 MS 접촉

14.2 쇼트키 다이오드

14.2.1 정전기학

14.2.2 I-V 특성

14.2.3 교류 응답

14.2.4 과도 응답

14.3 실제적인 접촉에 대한 고려

14.3.1 정류 접촉

14.3.2 저항 접촉

14.4 요약

R2 PartⅡ 보충과 재고

선택 및 보충 참고목록

인용한 그림의 참고 문헌

용어 목록

PartⅠ 문제의 재고와 풀이

PartⅢ 전계 효과 소자

15장 전계 효과 개론 - The J-FET and MESFET

15.1 개론

15.2 J-FET

15.2.1 개론

15.2.2 동작의 정성적 이론

15.2.3 정량적인 ID-VD 관계

15.2.4 a.c. 응답

15.3 MESFET

15.3.1 개론

15.3.2 단채널에 대한 연구

15.4 요약

16장 MOS 기본원리

16.1 이상적인 구조정리

16.2 정전기학 - 정성적인 부분

16.2.1 시각적인 설명

16.2.2 인가된 바이어스의 영향

16.3 정전기학 - 정량적인 수식

16.3.1 반도체 정전기학

16.3.2 게이트 전압 관계

16.4 정전용량 - 전압 틍석

16.4.1 이론과 분석

16.4.2 계산과 관찰

16.5 요약과 결론

17장 MOSFET - 기본원리

17.1 동작의 정성적 이론

17.2 양적인 ID-VD 관계

17.2.1 예비 설명

17.2.2 제곱법칙 이론

17.2.3 벌크 - 전하 이론

17.2.4 전하판과 정확한 전자 이론

17.3 교류 응답

17.3.1 소 - 신호 등가 회로

17.3.2 차단 주파수

17.3.3 소 - 신호 특성

17.4 결론

18장 실제 MOS

18.1 금속 - 반도체 일함수 차이

18.2 산화물 전하

18.2.1 일반이론

18.2.2 유동성 이온

18.2.3 고정 전하

18.2.4 계면 트랩

18.2.5 유기 전하

18.2.6 △VG 요약

18.3 MOSFET의 문턱전압

18.3.1 VT 관계식

18.3.2 MOSFET의 문턱 전압, 모드별 전문 용어, 제작 기술

18.3.3 문턱 조정

18.3.4 백 바이어싱

18.3.5 문턱전압에 대한 요약

19장 현대의 FET 구조

19.1 소 영역 효과

19.1.1 소개

19.1.2 문턱전압 조정

19.1.3 와류 BJT 동작

19.1.4 고온 캐리어 효과

19.2 여러 가지 디바이스 구조

19.2.1 MOSFET 구조

19.2.2 MODFET(HEMT)

R3 PartⅢ 보충과 재고

선택 및 보충 참고목록

인용한 그림의 참고 문헌

용어 목록

PartⅢ 문제의 재고와 풀이

부록

부록A 양자역학의 요소들

A.1 양자화의 개념

A.1.1 흑체 복사

A.1.2 보어 원자

A.1.3 파동-입자 이중성

A.2 기본적인 형식

A.3 원자에서의 전자 상태

A.3.1 수소 원자

A.3.2 다중전자의 원자

부록B MOS 반도체 - 정확한 해

파라미터 정의

정확한 해

부록C MOS C-V 보충

부록D MOS I-V 보충

부록E 기호의 목록

부록M MATLAB Program

Exercise 10.2 (BJT_Eband)

Exercise 11.7 (BJT) and Exercise 11.10 (BJTplus)

Exercise 16.5 (MOS_CV)

INDEX

General Introduction

이 책을 쓸 때쯤 “정보 초고속도로”에 대한 매체들의 상당한 토론이 있었다. 정보교통의 근간인 두 점간의 실제적 연결, 즉 제시된 정보 초고속도로는 광 케이블이다. 이 책의 주제와도 관련되는 정보 초고속도로에서 정보를 삽입하고 추출하는 on/off 연결은 반도체 디바이스로 만들어진다. 정보를 프로세스하고 사람과 정보를 교환할 수 있게 해주는 교통정리는 컴퓨터에 의해서 행해진다. CPU 메모리와 컴퓨터 내의 대부분의 소자들 역시 반도체 디바이스이다. 현대는 자동차에서 세탁기에 이르기까지 거의 모든 시스템에 반도체 디바이스들이 관여되어 있다.

비록 대략적으로 반백년 밖에 안됐지만 반도체 디바이스와 관련된 분야의 연구는 여전히 역동적이고 약동적이다. 새롭고 향상된 디바이스들이 아주 빠르게 개발되어지고 있다. 공장에서 사용되는 디바이스 총 수가 백만을 넘어서고 있으며, IC들의 칩의 길이는 센티미터 단위이나 각소자들은 말 그대로 원자 단위로 줄어들고 있다. 더욱이 자연적으로는 가능하지 않지만, 주어진 디바이스 구조에 요구되는 반도체의 성질들은 인공적으로 만들어지고 있다. 본질적으로 반도체의 성질들은 디바이스 설계에 맞추어서 조작되고 있다.

독자들도 동의하겠지만, 이 책은 매력적인 반도체 디바이스 영역으로 들어가는 출입구로서 읽혀져야 한다. 이 책은 최소한 전기장론을 접해본적 있는 3, 4학년 학생들을 위해 쓰여졌다. 이 책의 주제들은 여러 다양한 종류의 디바이스들에 대한 대표적인 예들을 포함하고 있다. 아래 자세히 나와있는 대로, 이 책은 재료를 공부하는 독자들을 돕기위한 많은 독특한 자료들을 가지고 있다. 독자는 그것들을 미리 알아두어 제시된 자료들을 충분히 이용할 수 있다.

● 컴퓨터에 근거한 연습문제와 각장 끝(숙제) 문제들.  대부분의 chapter들에는 컴퓨터 사용이 요구되는 하나나 그 이상의 MATLAB에 기반한 문제들이 있다. MATLAB은 대부분의  컴퓨터 기종에서 동작되는 수학적 문제들을 푸는 소프트웨어 프로그램이다. 이 책과 관련된 모든 파일들을 구동시킬 수 있는, 저가의 학생용 MATLAB은 IBM 기종이나 매킨토시 양쪽 모두에서 유용하다. 연습문제 풀이가 제공되는 MATLAB 프로그램 답안은 지문에 열거되어 있다. 문제번호 앞의 작은 점으로 구분되는 컴퓨터에 기반한 문제들은 전체 문제 수의 25%에 달한다. 비록 다른 수학용 프로그램도 사용될 수 있으나, 컴퓨터에 기반한 문제들에 있어서는 MATLAB의 사용을 권한다. 앞쪽 chapter들의 컴퓨터에 기반한 연습문제와 문제들은 MATLAB 사용 효율을 점진적으로 향상시키기 위해 고안되었기 때문에 사용자가 책의 첫머리부터 MATLAB 프로그램에 친숙해야만할 필요성은 없다. 그러나 앞의 세 chapter의 컴퓨터에 기반한 연습문제와 문제들의 대부분을 풀어보는 것이 아주 중요하다. 나중 chapter들의 컴퓨터에 기반한 연습문제와 문제들은 MATLAB을 유능하게 다루어야할 뿐만 아니라 앞 chapter에서 개발된 문제들을 기반으로 하고 있다.

● 컴퓨터 프로그램 파일들.  컴퓨터에 기반한 연습문제와 관련된 MATLAB 정본의 프로그램 파일들은 인터넷을 통해서도 얻을수 있고,(ftp.mathworks.com in the directory pub/books/pierret) Math Works사에의해 무료로 배포되는 플로피 디스켓으로도 얻을 수 있다. IBM 기종과 맥킨토시 컴퓨터 용으로 포맷된 무료 프로그램 디스크를 받을 수 있는 카드가 여기에 제공된다. 각각의 플로피 디스크에는 학생용의 첫째 판과 둘째 판으로 사용될 수 있는 두 셋트의 “m-files”가 들어있다. 지면에 열거된 것은 맥킨토시용 둘째 판으로부터 발췌된 것이고, 이들은 가끔씩 나타나는 그리스 문자를 제외하면 IBM용과 똑같다.

● 작은 chapter들의 보충과 개관.  이 책은 세 부분으로 나뉘어져 있다. 각 부분들의 끝에는 보충과 개관이 있다. 검은 엄지손가락 표시로 나타나는 이 작은 chapter들은 선택적 혹은 부가적으로 읽을 리스트와 인포메이션 테이블, 앞선 chapter들에서의 참조문 인용, 확장된 단어들의 리스트, 그리고 review problem과 답을 포함하고 있다. review problem sets는 "closed book"과 “open book”시험으로부터 도출되었다.

● 읽기전용 chapter들.  4, 9, 13, 그리고 19장은 읽기전용 chapter로 구분된다. 읽기전용으로 구분된 chapter들은 대부분 보충적인 성격의 양질의 정보를 포함하고 있다. 그 chapter들중 둘은 최근의 디바이스 구조에 대한 것을 조사하고 있다. 읽기 즐겁게 하기위해 읽기전용 chapter들은 환기시키려는 부분에 일부러 배치하였다. 그 chapter들은 단지 적은 수의 등식들을 가지며, 연습문제가 없고 각장 끝 문제도 거의 없다. 교과에는 이 chapter들이 연속성을 깨지않고 생략될 수 있으며, 독립적인 chapter로 분류되어도 무난하다.

● Problem Information Tables.  chapter안에서 각장 끝 문제에 대한 정보를 담은 간략한 표가 문제 바로 앞에 삽입되어 있다. 이 정보들은 (ⅰ) 읽어본 뒤 문제를 풀 수 있는 지면 또는 작은 지면, (ⅱ) 1(쉬운 혹은 간단한)에서 5(아주 어렵거나 시간 소요가 큰)까지로 추측된 문제의 난이도, (ⅲ) 제공된 신용도 또는 중요성, 그리고 (ⅳ) 짧은 문제 답안 등을 제공한다. 문제번호 앞의 총알 표시는 컴퓨터에 기반한 문제임을 표시한다. *표는 문제 일부에 필요한 컴퓨터 사용법을 표시한다.

● 등식요약.  2장의 아주 기본적인 캐리어 모델링 공식들과 3장의 캐리어 운동 공식들, 그리고 지면 전체를 통해 참조되는 공식들은 표 2.4와 3.3에 각각 재구성되어 있다. 이 표들은 이 책의 지면 part Ⅰ에 대한 closed book 시험에 참고용으로 아주 좋을 것이다.

● 측정과 자료.  적절한 현실감을 위하여, 여기에서는 학부 전기공학 연구실로부터 유출된 자세한 측량방법과 결과의 예가 있다. 예시된 측정의 자세한 방법과 설명을 위해 독자는 R. F. Pierret, Semiconductor Measurements Laboratory Operations Manual, Supplement A in the Modula Series on Solid State Devices, Addison-Wesley Publishing Company, Reading MA, Ⓒ 1991을 참조해도 된다.

● 또다른 방법.  2.1절은 원자 시스템 내에서의 에너지 양자화의 주제에 대해 필요한 최소의 과정을 제공한다. 부록 A는 양자화의 개념과 관계된 주제들에 대해 더 상세한 내용을 포함하고 있으며, 보충적인 정보의 필요성에 의해 삽입되었다. 부록 A는 연속성을 깨지 않고 2.1절과 바뀔수도 있다.

1. 반도체 : 서문

1.1 물질의 일반적 성질

오늘날 상점에서 볼 수 있는 대부분의 고체소자들은 반도체라고 알려진 종류의 물질로부터 제조된다. 그러므로 먼저 반도체 물질의 일반적 성질에 대해서 조사를 해보는 것이 좋겠다.

1.1.1 구성

표 1.1은 디바이스에 대한 책을 읽을 때 마주치게되는 반도체 소자의 원자구성을 열거하고 있다. 보다시피, 반도체 물질은 Si, Ge의 반도체와 GaAs와 ZnSe, 그리고 AlXGa1-XAs 합금과 같은 화합물 반도체를 포함한다.† 진보된 제조기술의 대부분에의해 실리콘은 현재 시장을 점령하는 가장 중요한 반도체이다. 마이크로컴퓨터의 중앙처리장치(CPU)와 요즘 자동차들의 점화모듈을 포함한 불연속 디바이스와 집적회로(IC)들은 이 물질에 의하여 만들어진다. 더 우수한 전자전송 성질과 특수한 광적 성질을 가지는 GaAs는 레이저 다이오드에서 고속ICs에 이르기까지 많이 응용되고 있다. 나머지 반도체들은 늘 고속, 고온, 광전자적 성질의 “niche"응용에 사용된다. 우리는 현재 가장 중요한 위치에 있는 Si에 대해 초점을 맞추어 서술할 것이다. 그러나, 가능하다면 GaAs를 고려할 것이고, 다른 반도체들은 토의에 주로 나타날 것이다.

†합금 공식내의 x(또는 y)는 0과 1사이의 분수이다. Al0.3Ga0.7As는 10As원자마다 3Al과 7Ga

원자를 가지는 물질을 가리킨다.

비록 반도체물질의 수가 아주 많기는 하지만, 표는 주로 총전자수와 원소의 가능한 결합에 제한된다. 표 1.2의 원소에 대한 요약된 주기적 차트를 참고하면 단지 몇몇의 원소와 전자결합이 반도체물질에 사용됨을 알 수 있다. Ⅳ족-Ⅵ족 화합물을 제외하고 표 1.1에 열거되어있는 모든 반도체들은 주기율표의 Ⅳ족에 나타나는 원소로 구성되었거나 주기율표의 Ⅳ족 양쪽으로 똑같이 떨어져있는 원소의 구성으로 되어있다. Ⅲ족 원소인 Ga과 Ⅴ족 원소인 As를 합하여 Ⅲ-Ⅴ족 화합물 반도체인 GaAs가 만들어진다; Ⅱ족 원소인 Zn과 Ⅵ족 원소인 Se가 합해져 Ⅱ-Ⅵ족 화합물 반도체인 ZnSe가 만들어진다. Ⅲ족 Al과 Ga의 분수적 결합에 Ⅴ족 원소인 As가 합해져 AlXGa1-XAs의 합금 반도체가 만들어진다. 이 일반적 성질은 평균적으로 1개 원자당 4개의 가전자가 있는 반도체간의 화학적 결합과 관련되어 있다.

표 1.1 반도체 물질

표 1.2 축약된 원소의 주기율표

1.1.2 순도

2장에서 설명되겠으나 “도펀트(dopant)”라고 불리는 불순물 원자의 아주 작은 개입도 반도체의 전기적 성질에 아주 큰 영향을 미칠 수 있다. 이러한 이유 때문에 반도체의 구성물질 순도는 아주 조심스럽게 조절되어야만하며, 실제로 현재 반도체들은 가장 순수한 고체소자들이다. 예를 들어 실리콘에 있어서 의도치않은 도펀트 원자의 개입은 대체로 109의 Si당 한 개의 원자 이하이다. 이 믿지못할 정도의 순도를 독자에게 이해시키기 위하여 알래스카를 포함한 미국 전역에 50ft 마다 단풍나무를 심었다고 하자. 109의 하나라는 불순물의 농도는 미국을 덮고있는 단풍나무 숲에서 25개의 야생 능금나무를 찾는 것과 마찬가지이다. 전술된 물질의 순도는 의도치않은 불순물에 의한 것이었음을 기억해야 한다. 대체로 108중 하나에서 103중 하나의 불순물 정도를 갖는 도펀트 원자는 전기적 성질을 조절하기 위하여 의도적으로 부가된 것이다.

그림 1.1 원자 배열정도에 따른 고체의 일반적인 구분

(a) 무정형 - 개괄적으로 알아볼 수 없는 배열

(b) 다결정질 - 부분적으로 완전한 배열

(c) 결정질 - 원자가 정돈된 배열의 완전한 고체

1.1.3 구조

물질내 원자의 공간적 배열은 물질의 정확한 성질을 결정하는데에 아주 중요한 역할을 한다. 그림 1.1에서 고체내 원자의 배열은 3가지 큰 구분을 만들어준다; 말하자면, 무정형, 다결정질, 결정질이다. 무정형 고체란 물질내 원자들의 위치가 개괄적으로는 식별할 수 배열을 가지는 물질이다. 무정형의 물질내 원자배열의 어느부분을 보더라도 그 물질내 다른 부분과는 다르게 보일 것이다. 결정질 고체는 배열에 있어서 정반대의 것이다; 결정질 물질에서는 원자들이 3차원적으로 정돈되어 배열된다. 결정질 물질의 어떤 원자배열이든 다른 부분에서도 쉽게 찾아볼 수 있다. 다결정질 고체는 다른것들과 뒤틀려있거나 어긋나있는 결정질의 부분들로 구성되어 있는 중간적인 경우이다.

현존하는 많은 고체 디바이스를 조사해본다면 쉽게 세가지 구조의 예를 찾아볼 수 있을 것이다. 무정형 실리콘박막 트랜지스터는 LCD에서 스위칭소자로서 사용되고; 다결정질 실리콘게이트는 MOSFET에서 사용된다. 그러나, 디바이스의 대부분에서 디바이스의 능동 영역은 결정질 반도체에 의해 만들어진다. 오늘날 만들어지는 디바이스의 절대다수는 결정질 반도체를 이용한다.

1.2 결정 구조

현재 사용되는 반도체들은 보통 결정질이므로 결정상태에 대한 부가적인 정보를 살펴보는 것이 좋을 듯하다. 여기서 우리의 주된 목적은 대표적인 반도체 내에서 좀 더 상세한 원자배열의 모습을 보이는 것이다. 그러기위해서, 우리는 먼저 결정에 있어서 원자들의 공간적 위치를 어떻게 표시하는가에 대해 알아본다. 다음에는 반도체 격자구조 자체에 들어가기 전에 간단한 3차원 격자구조(원자배열)를 시각화하는 약간의 연습이 제공된다. 그리고 밀러지수에 관련된 주제로 도입부를 마친다. 밀러지수는 결정내의 특수한 평면과 방향을 구분하는데 널리 사용되는 편리한 표시이다.

1.2.1 단위 셀 개념

간단히 말해서 단위셀은 결정을 복원해 낼 수 있는 결정의 조그만 조각이다. 단위 셀 개념을 이해하기 위해서 그림 1.2(a)에 보이는 2차원의 격자구조를 생각해보자. 이 격자구조를 표현하거나 이 격자의 물리적 특성을 규명하기 위해서는 그림 1.2(b)의 단위 셀만 보이면 된다. 그림 1.2(c)에 제시된 것과 같이 단위 셀을 복사하여 규칙적으로 쌓아 올리기만하면 원래의 격자를 만들어 낼 수 있다.

단위 셀을 다루는데 있어서 다음의 두 가지에 대한 오해와 혼동이 종종 발생한다. 첫째는 단위 셀이 유일한 것이 아니라는 것이다. 그림 1.2(a)의 원래 격자를 규명함에 있어서 그림 1.2(b)의 단위 셀이 쓰일 수도 있고, 그림 1.2(d)의 단위 셀이 쓰여도 무방하다. 둘째는 단위 셀이 반드시 기본 셀(가능한 최소의 셀)일 필요는 없다는 것이다. 실제로 직교하지 않는 면의 기본 셀대신 직교하는 약간 더 큰 단위 셀을 선택하는 것이 더 유리하다. 이것은 특히 표현하고 시각화하기가 어려운 비입방체의 3차원에 대하여 그러하다.

1.2.2 3차원 단위 셀들

반도체 결정은 3차원이며, 3차원 단위 셀로서 표현된다. 그림 1.3(b)에서 단순입방 단위 셀의 3차원 모습을 볼 수 있다. 단순입방 셀은 원자가 정육면체의 각 꼭지점에 위치한 등면체, 혹은 정육면체이다. 이 셀과 관련된 단순입방 격자구조는 평행한 2차원으로부터 그릴 수 있다. 그림 1.3(b)에 보이듯이 실제로 꼭지점의 원자는 1/8만이 셀안에 존재하는 것임을 유의해야 한다. 그림 1.3(b)를 복사하여 블록처럼 쌓으면 간단한 단순입방 격자구조를 만들 수 있다. 이 과정에서 그림 1.2(a)에서 보이는 원자들의 면들이 완성된다. 밑면에 평행한 원자들의 평면은 단위 셀의 옆길이, 혹은 격자상수 a만큼씩 각각 떨어져 있다. 밑면에 수직한 방향에서 볼 때 주어진 면의 원자들은 더 낮은 면들의 원자들 바로 위에 위치하게 된다.

그림 1.3 간단한 3차원 단위 셀들

(a) 단순입방(Simple cubic) 단위 셀 (b) 셀 정육면체에서 각 꼭지점에 1/8의 원자들을 가지는 간단한 정방형의단위 셀 (c) 체심입방(Body-centered cubic) (d) 면심입방(Face-centered cubic)

그림 1.3(c)와 1.3(d)는 좀 더 복잡하긴하지만 단순입방 셀과 아주 깊이 관련되는 3차원 셀을 보여준다. 그림 1.3(c)의 단위 셀은 입방체의 중심에 하나의 원자가 더 추가된 모습이다; 이 구조가 체심입방이라 불린다. 그림 1.3(d)의 면심입방체는 각 꼭지점의 원자들에 입방체의 각면에 하나의 원자씩 덧붙여진 것이다.(그러나, 각면들의 부가된 원자들의 반만이 면심입방 단위셀 내에 놓여있음을 유의하라.) 단순입방 셀이 하나의 원자만을 (1/8원자씩 8개의 꼭지점에) 포함하는 반면에, 좀 더 복잡한 체심입방과 면심입방 단위 셀들은 각각 2개와 4개의 원자들을 포함하게 된다. 독자는 이 사실을 증명하고, 체심입방과 면심입방 셀들에 관련된 격자들을 시각화 해야 할 것이다.

(C) 예제 1.1

인터넷이나 플로피디스크를 통해 배포된 지문과 관계된 소프트웨어는 MacMolecule이라는 이름의 디렉토리나 폴더를 가지고 있다. 이 디렉토리나 폴더 내에 저장된 파일들은 같은 이름의 컴퓨터 프로그램을 사용하기 위해 저자가 만든 ASCII 입력파일들이다. 아리조나 대학에 의해 저작권보호를 받는 MacMolecule 프로그램은 공부하고자하는 사용자들에게 무상으로 공급되었고 많은 학술 사이트에서 찾아볼 수 있다. 그 이름이 의미하는대로, 이 프로그램은 맥킨토시 개인용 컴퓨터에서만 실행된다. 어쨌든 IBM기종 사용들에게 제공된 입력파일들은 쉽게 맥킨토시용으로 바뀌어질 수 있다.

MacMolecule는 구와 막대로 구성된 분자, 단위 셀, 그리고 격자를 3차원 컬러로 만들고 보여준다. 저자에 의해 제공된 입력파일들은 단순입방, 체심입방, 면심입방 단위 셀들과 다음 절에서 설명될 다이아몬드와 섬아연광(zincblende) 단위 셀을 시각화하는데 도움을 줄 수 있다. MacMolecule 프로그램과 함께 배포된 About-MacMolecule 파일은 프로그램을 사용하고 입력파일을 만들고 개조하는데에 자세한 정보를 제공해 준다.

MacMolecule 소프트웨어를 조사하고 다루어보기를 독자에게 권한다. 최초화면은 항상 z방향의 모습이며, 보통 특성상 가2차원(pseudo-two-dimensional) 형태이다. 그 모델을 회전시킴으로서 더 많은 정보를 볼 수 있다. 모델은 모서리를 “잡고 끌어당김(grabbing and dragging)”으로서 회전시킬 수가 있다. 현재의 파일을 고치거나 새 입력파일을 만들 때 도움이 될 여러 가지 도구들이 있을 것이다.

1.2.3 반도체 격자구조

이제 우리는 대표적인 반도체 내의 원자위치에 관계된 자세한 정보를 볼 준비가 되었다. 실리콘(그리고 게르마늄) 격자구조는 그림 1.4(a)의 단위 셀로서 표현된다. 그림 1.4(a)의 정렬은 Ⅳ족의 원소인 탄소의 형태인 다이아몬드를 대표하는 다이아몬드 격자구조의 단위 셀로서 알려져있다. 다이아몬드 격자구조의 단위 셀을 살펴보면 그 셀이 각 꼭지점과 입방체의 각면에 원자들을 가진 면심입방 단위 셀과 비슷한 입방체라는 것을 알게 된다.

그림 1.4 (a) 다이아몬드 격자구조 단위 셀 (b) 섬아연광 격자구조 단위 셀(설명을 위해 GaAs가 사용되었다.) (c) 구조내에서 가장 가까운 4개의 이웃한 결합을 보여주는 (a)의 다이아몬드 격자구조의 윗쪽 꼭지점이 확대된 모습. 입방체의 모서리 길이는 a로서 300K일 때 Si과 GaAs 각각에대해 5.43Å과 5.65Å이다. [(a) Shockley로부터 편집됨. (b) Sze로부터 Ⓒ1981 by John Wiley & Sons, Inc. 재판. ]

어쨌든 그림 1.4(a)의 셀의 내부는 4개의 부가적 원자들을 포함한다. 내부의 원자들중 하나는 입방체에서 앞쪽 위의 왼쪽 꼭지점으로부터 뻗은 대각선 상에 정확히 1/4길이만큼 떨어져 위치하고 있다. 나머지 3개의 내부에 위치한 원자들은 앞서 말한 대각선의 방향으로 대각선의 1/4만큼 떨어져 각각 위치되어 있다. 비록 그림 1.4(a)로 부터 시각화하기는 어렵지만 단지 두 개의 투명한 면심입방 격자로서 표현될 수 있다. 완전히 단위 셀안에 포함된 원자들이 두 번째 면심입방 격자에 속하는 반면 단위 셀의 꼭지점과 면의 원자들은 첫 번째 면심입방 격자에 속하는 것으로 간주될 수 있다. 두 번째 격자는 첫 번째 격자구조의 대각선 방향을따라 대각선의 1/4만큼 떨어져 위치하고 있다.

GaAs를 포함한 대부분의 Ⅲ-Ⅴ족 반도체들은 섬아연광구조로 결정화한다. 그림 1.4(b)에 보이는 GaAs의 단위격자로 표시되는 섬아연광격자는 두 개의 다른 원자들 사이에서 동일하게 배분되어있다는 점만을 제외하곤 다이아몬드 격자구조와 정확히 일치한다. 갈륨(Ga)이 투과된 두 개의 면심입방하위격자 중 하나를 차지하고 있으며, 비소(As)는 또다른 면심입방하위격자에 위치하고 있다.

이제 대표적인 반도체들의 원자위치에 대해 알게 되었으므로, 이러한 정보의 실제적 사용에 대한 궁금증이 떠오를 것이다. 비록 몇몇의 응용이 거론될 수 있으나 단위 셀 형식의 사용을 설명하는 대표적이고 쉬운 응용은 기하학적 계산이다. 예를들면 상온의 실리콘에 있어서 단위 셀의 모서리 길이(a)는 5.43Å(단 1Å = 10-8cm)이다. 실리콘은 단위 셀당 8개의 실리콘 원자들이 있고, 단위 셀의 부피가 a3이므로 실리콘 격자안에는 8/a3 또는 약 5×1022 atoms/cm3개의 원자들이 있다. 비슷한 계산으로 원자 반지름, 원자 평면간의 거리 등을 결정할 수 있다. 그림 1.4(c)에서도 강조되었지만 여기에서 반도체 격자구조를 설명한 주된 이유는 다이아몬드와 섬아연광 격자구조에서 원자들이 4개의 이웃한 원자들을 갖는다는 것을 보이기 위한 것이다. 그러므로 주된 반도체들에서의 화학적 결합(또는 결정결합)은 주어진 원자와 4개의 가장 인접한 원자들의 인력에 의해 지배된다. 이것은 나중에 참고하기 위해서라도 정리되어야만 할 것이다.

예제 1.2

문제 : 실리콘의 격자 상수 혹은 단위 셀 모서리 길이가 a = 5.43 × 10-8cm이라면 하나의 실리콘 원자 중심으로부터 이웃한 원자의 중심까지의 거리(d)는 얼마인가?

풀이 : 그림 1.4의 설명에도 나와있듯이 실리콘 단위 셀의.윗쪽 앞의 꼭지점에 있는 원자와 대각선을 따라 1/4만큼 아래로 떨어진 원자가 가장 가까운 이웃한 원자이다. 입방체의 대각선이 모서리 길이의 [eqn: SQRT { 3}]배와 같으므로 d = (1/4)[eqn: SQRT { 3}]a = ([eqn: SQRT { 3}]/4)(5.43 × 10-8cm) = 2.35 ×10-8cm

(C) 예제 1.3

문제 : 입방체 결정에서 단위 체적당 원자수 atoms/cm3을 계산하는 MATLAB 프로그램을 작성하라. 특수한 결정의 단위 셀당 원자 수와 단위 셀의 모서리 길이(a)를 넣기위해 MATLAB 입력기능을 사용하라. 프로그램의 리스트를 만들고 실리콘에 적용되었을 때의 프로그램 결과를 기록하라.

풀이 : MATLAB 프로그램을 작성하면

프로그램

실리콘에 대한 프로그램 결과

프로그램

1.2.4 밀러지수

보통 디바이스 제작에 쓰이는 단결정의 실리콘은 그림 1.5와 같이 가늘고 둥근 형태이다. Si 웨이퍼로 더 잘 알려져 있는 그림과 같은 접시모양 단결정은 대부분의 제조회사들에서 현재 사용되는 전형적인 초기 기판이다. 여기서 우리가 관심있게 보아야할 것은 웨이퍼의 표면이 특별한 결정학적 평면을 따라 조심스럽게 방향지워져 있다는 것이다. 더욱이 “flat”이나 “notch”가 기준되는 방향을 잡기위해 표면내에서 웨이퍼 끝을 따라 갈려져 있다. 특수한 디바이스 프로세스과정에 있어서 정확한 표면의 방향성이 중요하며, 많은 수의 디바이스에 있어서 그 성질에 직접적으로 영향을 미친다. flat과 notch는 예를들면 웨이퍼위의 디바이스 배열을 방향지움으로써 디바이스 분리과정에서 고수율을 얻기위해 근본적으로 필요하게 된다.

그림 1.5 대부분의 디바이스 제조회사에서 현재 사용되는 단결정 실리콘 웨이퍼의 전형적인 초기기판. 750mm(6inch)와 200mm(8inch) 웨이퍼가 각각 0.625mm와 0.725mm 두께를 갖는다. 무결점의 거울같은 마무리를 위해 앞면은 폴리싱되고, 에칭되었다. 이 그림은 (100)평면과 [611]방향을 예로들은 밀러지수가 활용되는 모습이다. (인텔사의 호의로 제공)

그림 1.6 입방체 결정의 표본. (a) 밀러지수를 설명하기 위해 사용된 (632)평면 (b) (001)평면 (c) (21) 평면

우리가 강조하고자 하는 것은 결정학적 평면들과 방향들을 밝히는 것이 실제로 중요하다는 것이다. 그림 1.5에 사용된 (100)평면과 [011]방향으로 예를든 밀러지수가 단결정에서 평면과 방향을 구분하는 전통적 방법을 볼 수 있다.

결정내의 주어진 어떤 원자평면에 있어서건 밀러지수는 다음과 같은 직선적인 4단계의 과정을 밟는다. 그 과정은 그림 1.6(a)의 표본평면을 예로들어 아래에 자세히 나와있다.

표시 과정	표본 구현
단위 셀의 모서리를 따라 좌표계를 구성한 다음 표시될 평면이 축들의 어느 곳을 가로지르는지 확인한다. 교차된 값을 각 좌표계 축 방향의 단위 셀 길이로 나누어주어 표준화된 결과의 교차값을 x, y, z의 순으로 기록한다. 교차값을 뒤집는다; 즉 1/교차값의 형태이다. 적당한 수를 곱하여 1/교차값들을 가능한 최소 정수의 집합형태로 변환한다. 정수집합을 둥근괄호에 넣는다.	1, 2, 3 1, 1/2, 1/3 6, 3, 2 (632)

평면 표시과정을 완전히 알기위해 사용자는 다음과 같은 특수한 사실들을 알고 있어야만 한다.

(ⅰ) 표시될 평면이 좌표축과 평행하다면 그 축을 따른 교차점은 무한대가 될 것이다. 따라서 예를 들면 그림 1.6(b)에 나타난 축과의 교차점은 ∞, ∞, 1이 되고, 그러므로 (001)평면이다.

(ⅱ) 표시될 평면이 좌표축의 음의 방향과 교차하게되면 -표시는 상응하는 지수의 위에 놓이게 된다. 그러므로 그림 1.6(c)에서 평면은 (21)로 나타난다.

(ⅲ) 그림 1.4(a)의 다이아몬드 격자구조를 참고하면, 입방체의 6면을 통과하는 6평면이 동일한 원자 배열을 가지는 것을 주목하라; 즉 결정의 대칭성 때문에 동일한 (100), (010), (001), (00), (00), 그리고 (00)평면을 구분하는 것이 불가능하다; 또는 {100}평면들 끼리의 구분이 불가능하다. 밀러지수의 표시에서 동일한 평면들의 집단은 { }를 사용하여 표시한다.

(ⅳ) 밀러지수는 원래의 좌표계를 지나는 평면은 만들 수 없다. 좌표계의 중심은 표시될 평면 상에 있어서는 안되며 격자위치로 바뀌어져야 한다. 평행한 평면의 동일한 성격에 의해 이 과정이 가능하다.

그림 1.7  보통 접할 수 있는 밀러지수의 가시화. (a) 결정평면들 (b) 방향 벡터들

표 1.3 밀러규정 요약

단순입방 셀을 참고로 들면, 그림 1.7(a)에서 가장 자주 마주치게되는 평면들을 볼 수 있다.

방향을 나타내는 밀러지수는 잘 알려진 벡터요소를 나타내는 과정과 마찬가지 방법으로 만들어진다. 첫째로 관심이 있는 방향의 적당한 길이를 갖는 벡터를 만든다. 다음으로 그 벡터를 좌표계에 따라 벡터의 방향을 분리한다. 적당한 수를 곱하여 가능한 최소 정수의 집합의 꼴로 변화시킨다. 이것은 물론 원래 벡터의 길이를 변화시키지만 방향을 변화시키지는 않는다. 마지막으로 그 정수의 집합을 사각형 모양의 괄호로 둘러싼다. 사각형 모양의 괄호, [ ]는 결정내에서 특별한 방향을 나타내는데 사용된다. 삼각형 모양의 괄호, < >는 동일한 방향을 갖는 집합을 나타낸다. 일반적인 방향벡터와 그에 상응하는 밀러지수는 그림 1.7(b)에 나타나있다. 밀러의 평면과 방향에 따른 괄호에 대한 규정이 표 1.3에 나와있다.

앞의 논의에서 우리는 결정내에 주어진 평면이나 방향을 그에 상응하는 밀러지수화하는 과정에 대해 이야기 하였다. 간간히 우리는 주어진 지수들로부터 상응하는 결정평면이나 방향을 가시화하는 반대의 과정을 하기도 한다. 다행히도 (111), (110), [001]과 같은 낮은 지수외의 평면과 방향을 접하는 경우는 거의 없다. 단지 낮은 지수의 평면과 방향의 방위를 기억하여 역방향의 과정에 완전히 숙달되는 것도 가능하다. 입방체 결정에 있어서 한 평면과 그 평면에 수직한 방향이 정확히 똑같은 지수를 가진다는 점은 매우 유용할 것이다. 즉, [110]방향은 (110)평면과 수직하다는 것이다. 물론 어느 평면 혹은 방향이든 역방향의 과정에의해 항상 추론 되어질 수 있다.

예제 1.4

문제 : 입방체 결정격자에 있어서

(a) 그림 E1.4(a)에 보이는 평면과 방향벡터에 대해 밀러지수를 결정하라.

(b) (011)과 [011]로 표시되는 각각의 평면과 방향벡터를 그려라.

풀이 : (a) x, y, z 좌표축을 자르는 평면과의 교차점은 -1, 1, 2이다. [1/교차점]의 과정을 거치면 -1, 1, 1/2가 된다. 구할 수 있는 최소정수를 만들기위해 2를 곱하고, 괄호안에 넣으면 평면에 대한 밀러지수 (21) 이 나타난다. 방향벡터는 x, y, z 좌표축 각각에 대해 2a, a, 0의 진행을 가진다. 그러면 이 방향에 대한 밀러지수는 [210]

(b) (011)평면에 있어서 [1/교차점]은 0, 1, 1,이 된다. 그러므로 정규화된 평면의 교차점은 ∞, 1, 1 이 된다; 평면은 y축의 a점과 z축의 a점과 교차하고 x축과 평행하다. 입방체에 있어서 [011]방향은 (011)평면에 수직하게 된다. 추론된 평면과 방향이 그림 E1.4(b)에 나와있다.

1.3 결정 성장

1.3.1 초순수 Si를 얻는 방법

명확한 일반적인 유용성과 반도체 물질, 특히 Si의 광범위한 사용이 이루어지고 있는 이때, 현대 디바이스 생산에 사용되는 Si 단결정의 근원에 대해 궁금해하는 것은 당연하다. Si는 퇴적된 사암상태에서도 유용한가? - 아니다. 아마도 실리콘 단결정은 부산물의 형태로 남아프리카의 다이아몬드 광산에서 채취될 것이다? - 둘다 틀렸다. 저예산의 공상과학 영화에서 근간에 제시된대로 아마 특별한 잠수함에 의해 바다 밑바닥에서 퍼올려질 것이다? - 아니다. 비록 Si가 지표에 존재하는 두 번째로 가장 풍부한 원소이고, 실리카(불순한 SiO2)와 실리케이트(Si+O+또다른 원소)등 대부분의 많은 화합물의 원소이지만 실리콘은 자연계에서 하나의 요소로 단독으로 존재하지 않는다. 디바이스 생산에 사용되는 단결정 Si는 사람이 만들어낸 물질이다.

앞의 도입과정에서 확실히 알아두어야 할 것은 디바이스용의 실리콘을 생산하는 초기단계가 반드시 Si를 화합물로부터 분리하고, 분리된 물질을 정제하는 과정이 포함되어야만 한다는 것이다.

그림 1.8 순수 실리콘을 생산하기위한 과정의 요약

이에 관련된 정교한 분리와 정제과정이 그림 1.8에 요약되어 있다. 저급의 실리콘이나 페로실리콘(Ferro Si)은 전기로에서 실리카를 탄소와 함께 가열하여 처음으로 제조되었다. 탄소는 불순한 SiO2로부터 순수한 실리콘만 남기고 산소를 제거해 준다.(즉 SiO2를 감소시켜 준다.) 다음으로 페로실리콘은 염소처리되어 모두 상온에서 액상인 SiCl4와 SiHCl3를 만든다. 비록 첫눈에 이상하게 보일런지도 모르지만 액화공정은 실제로 현명한 방법이다. 고체가 정화하기가 아주 어려운 반면에 많은 수의 기본적인 공정들이 액체를 정화하는데는 유용하다. 초순수 SiCl4(또는 SiHCl3)는 여러번의 증류과정과 또다른 액체정화과정의 결과로 얻어진다. 마지막으로 고순도 할로겐 화합물은 요구되는 초순수 실리콘 원소를 만들고는 제거된다. 이 과정은 예를들면 SiCl4를 수소 분위기에서 가열하는 방법에 의해 달성되는 것이다. [SiCl4 + 2H2 = 4HCl + Si]

1.3.2 단결정 형성

비록 분리와 정제과정을 거친 실리콘이 초순수라고 해도 단결정은 아니며, 그 대신 다결정체이다. 그러므로 디바이스 제작에 쓰이는 큰 단결정을 만들기위해 부가적인 과정이 요구된다. 큰 단결정 Si를 만드는 가장 많이 쓰이는 방법은 쵸크랄스키(Czochralski) 법이라 알려진 방법이다. 이 방법에서 초순수 다결정 실리콘은 석영 도가니위에 놓여지고, 그림 1.9와 같이 불활성 분위기에서 녹이기위해 가열을 한다. 밑면의 직각에 대해 미리 정해진 방향(전형적으로 <111> 또는 <100>방향)으로 잘 정렬된 작은 단결정, 혹은 Si시드(Seed)가 금속막대에 고정되어 용융된 액체에 살짝 담궈진다. 한 번 열적 평형이 이루어지면 시드주변의 용융체의 온도가 떨어지게 되고, 용융체로부터 얻어진 실리콘이 시드결정에 붙어 얼기 시작하며, 추가된 물질은 구조적으로 시드결정과 완전히 동일하게 된다. 부수적으로 시드결정은 천천히 회전되며 용융체로부터 끌려나온다. 이것 때문에 자라나는 결정의 밑면에 더욱 더 많은 실리콘이 얻어진다. 용융체로부터 끌려나온 결정을 보여주는 사진이 그림 1.9(c)에 나와있다. 주괴로 알려진 원기둥 모양으로 생긴 큰 실리콘 결정은 보통 지름이 200mm(8inch)에 이르며 1-2m 정도의 길이이다. 이전 그림 1.5와 같은 디바이스 프로세싱에 사용되는 실리콘 웨이퍼는 다이아몬드 톱을 이용하여 얇은 조각으로 잘림으로써 생산된다.

그림 1.9 실리콘 결정을 만드는 기구와 그 결과로 나온 단결정.

(a) 컴퓨터로 제어되는 쵸크랄스키 결정 풀러(puller) 사진. (b) 간략화된 풀러의 모형도. (c) 실리콘 주괴. [wacker Siltronic에서 (a)와 (c)사진 제공. Zuhlehener와 Huber로부터]

1.4 요약

이 장은 반도체에 대한, 특히 실리콘에 대한 일반적인 기초 지식을 담고 있다. 반도체의 기본적인 구성을 살펴보면 평균적으로 한 원자당 4개의 가전자들이 있다는 것을 알게 된다. 더욱이 디바이스용의 반도체는 전형적으로 고순도를 갖는 단결정이다. 실리콘은 다이아몬드 격자구조이고, GaAs는 섬아연광 격자구조이며, 이 두 경우에 있어서 격자원자들은 4개의 이웃한 원자들을 가진다. 결정구조에 대한 설명에 소개된 밀러지수는 결정내 평면들과 방향들을 구분하는데 사용된다. 마지막으로 디바이스 등급 실리콘의 큰 단결정은 보통 쵸크랄스키법으로 생성된다.

연습문제

1장 문제 안내표

1.1 퀴즈. 다음 질문에 대해 간략하게 답하라.

(a) (ⅰ)단원소 반도체와 (ⅱ) Ⅲ-Ⅴ족 화합물 반도체를 하나씩 쓰라.

(b) 단결정과 다결정 물질의 차이점은 무엇인가?

(c) 단위 셀의 정의를 한 단어로 써라.

(d) 단순입방 단위셀에는 얼마나 많은 원자들이 있는가? 체심입방 단위 셀에는? 면심입방 단위 셀에는? 다이아몬드 격자구조의 단위 셀에는?

(e) 1Å = ?cm.

(f) 격자상수 a로 단순입방 격자구조의 가장 가까운 이웃한 원자 사이의 거리를 구하면?

(g) 다이아몬드와 섬아연광 격자구조에는 얼마나 많은 가장 인접한 원자들이 있는가?

(h) 밀러지수를 표현함에 있어서 ( ), [ ], { }, 그리고 < >의 괄호들은 무엇을 나타내는가?

(i) 큰 단결정 실리콘을 얻는 쵸크랄스키법에 대하여 설명하라.

1.2 그림 1.4(b)에 GaAs의 단위 셀이 있다. Al0.5Ga0.5As의 단위 셀을 설명 또는 그려라.

1.3 (a) 상온에서의 Ge 격자상수는 a = 5.65 × 10-8cm이다. Ge의 atoms/cm3의 수를 정하라.

● (b) MATLAB을 사용하는 컴퓨터가 필요한 연습문제들이 디스크에 포함되어있다. 예제 1.3 프로그램을 동작시켜 (a)에서 얻은 결과를 검증하라.

1.4 격자상수 a로 이웃한 원자들의 가장 가까운 거리를 구하라.

(a) 체심입방 격자에서

(b) 면심입방 격자에서

1.5 실리콘 웨이퍼의 표면은 (100)평면이다.

(a) 웨이퍼 위의 실리콘 원자의 위치를 그려라.

(b) 웨이퍼 위의 cm2당 원자 수를 구하라.

(c)/(d) (110)평면이 Si 웨이퍼 표면이라는 가정하에 (a), (b)를 반복하라.

(e) MATLAB 사용 연습을 위해 입방체 결정의 (100)평면상의 원자의 표면 밀도를 계산하는 MATLAB 프로그램을 작성하라. 단위 셀의 (100)평면에 중심을 갖는 원자들의 수와 Å단위의 격자상수가 입력변수가 될 것이다. (b)에서 계산된 결과와 같은지 확인하라.

1.6 다음의 질문을 답하는 중간과정을 모두 기록하라.

(a) 그림 P1.6(a)에서 결정평면이 x, y, z축의 1a, 3a, 1a를 각각 지나간다. a는 입방체의 모서리 길이이다.

(ⅰ) 평면의 밀러지수를 표시하라.

(ⅱ) 평면에 수직한 방향의 밀러지수를 표시하라.

(b) 결정구조가 입방체라고 가정하고, 그림 P1.6(b)의 (ⅰ) 평면과 (ⅱ) 벡터를 밀러지수로 표시하라.

그림 P1.6

1.7 입방체 결정이라 가정하고, 다음의 평면들을 그려라.

(a) (001), (b) (111), (c) (123), (d) (10), (e) (010), (f) (), (g) (221), (h) (00).

1.8 입방체 결정이라 가정하고 다음의 방향들을 적당한 화살표로 표시하라.

(a) [010], (b) [101], (c) [00], (d) [111], (e) [001], (f) [110], (g) [00], (h) [123].

1.9 다음의 방향과 직작을 이루는 입방체에서의 두 결정방향을 구하라.

(a) [100] 방향

(b) [111] 빙향

주의 : 입방체 결정내의 두 임의의 방향인 [h1k1l1]과 [h2k2l2]사이의 각 θ의 코사인 값은

[eqn: cos( theta )~=~ { { h}_{ 1} { h}_{ 2}+ { k}_{ 1} { k}_{ 2}+ { l}_{ 1} { l}_{ 2} } over { {[ ( { { h}_{ 1} }^{2 }+ { { k}_{ 1} }^{2 }+ { { l}_{ 1} }^{ 2})( { { h}_{ 2} }^{ 2}+ { { k}_{ 2} }^{ 2}+ {{ l}_{ 2}}^{ 2})]}^{ 1/2} }]

이다. 부수적으로 두 방향이 직각이라면, cos(θ)=0이고, h1h2+k1k2+l1l2 = 0가 된다.

1.10 그림 1.5와 같이 실리콘 웨이퍼의 표면이 (100)평면일 때 Flat에 직각한 표면의 방향이 [011] 이다. 특별한 디바이스 구조를 만들기위해 평행한 홈이 [010]방향을 따라 표면 (100)에 에칭되어야 한다. 홈이 어떻게 웨이퍼 표면에 만들어져야 하는지 그려라. 어떻게 그런 그림을 그리게 되었는지 설명하라.

1.11 그림 P1.11에 입방체 셀로 표시된 결정격자구조가 있다. 셀에는 그 입방체의 중심에 단하나의 원자가 위치하고 있다.

(a) 주어진 단위 셀에 의해 만들어지는 격자구조의 이름은 무엇인가?

(b) 결정 내의 단위 부피당 원자수를 결정하라. (격자상수 a로 나타내야 한다.)

(c) 결정이 (110)표면을 가진다고 가정하자. 중심이 (110)평면에 놓여있는 원자들의 개수를 결정하라.

(d) 단위 셀에서 원자의 중심을 통과하는 방향 벡터가 있다. 그 방향벡터의 밀러지수를 결정하라.

1.12 주어진 입방체 격자구조에서 얼마나 많은 동일한 평면((a)에서 (c)까지)이 존재하는지, 또 얼마나 많은 동일한 방향((d)에서 (f)까지)이 존재하는지 표시하라.

(a) {100}, (b) {110}, (c) {111}, (d) <100>, (e) <110>, (f) <111>.

1.13 원자 반지름이 이웃한 가장 가까운 원자들 사이의 거리의 1/2이 되는 딱딱한 구라고 생각하고, 여러 결정구조에서 전체 부피에 대해 원자에 의해 채워진 부피의 비가 다음과 같음을 보여라.

(a) 단순입방 격자구조에 대해 π/6 또는 52%.

(b) 체심입방 격자구조에 대해 [eqn: SQRT { 3}]π/8 또는 68%.

(c) 면심입방 격자구조에 대해 [eqn: SQRT { 2}]π/6 또는 74%.

(d) 다이아몬드 격자구조에 대해 [eqn: SQRT { 3}]π/16 또는 34%.

2. 캐리어 모델링

캐리어란 물질에서 전하를 이곳에서 저곳으로 옮겨놓는 실체로서 전류를 흐르게 한다. 실생활에서 가장 자주 접하게 되는 캐리어의 형태는 금속도선에서 전하를 옮기는 아원자 입자인 전자이다. 반도체 내에서도 역시 전자가 케리어이지만 똑같이 중요한 두 번째 캐리어인 정공이 있다. 전자와 정공은 이장의 주요요점이며, 여기서 캐리어와 관련된 개념, 모델, 성질 그리고 전문용어를 살펴보게 된다.

비록 앞으로도 계속 이야기 되어지겠지만, 이 장 전체를 통해 반도체는 평형 상태라는 가정하에 진행 되어진다는 것은 처음부터 알고 있어야만 한다. “평형”이라는 단어는 계의 방해 받지않는 상태를 설명하는데 쓰인다. 평형상태 하에서는 반도체를 구동시킴에 있어서 어떤 외부 전압, 자기장, 스트레스 또는 다른 방해되는 힘이 없다는 것이다. 모든 관찰되어지는 것들은 시간에 따라 변하지 않는 것들이다. 안정상태는 좋은 참고의 틀을 제공해 준다. 평형상태의 반도체를 성격지을 수 있다는 것은 방해가 존재할 때의 반도체 상태의 추정과 반도체의 상태 자체를 확고히 해 준다.

이 장에서는 정의없이 아주 많은 공식과 사실들이 나오게 된다. 모자라는 부분을 보충 부분에서 찾아볼 수 있을 것이다. 참고할 보충 부분은 Part Ⅰ의 끝에 열거되어 있다.

마지막으로 2.1절에서 고려된 양자화 개념과 관련된 주제들에대한 더 심오한 도입이 부록 A에 제공됨을 알아두어라. 2.1절은 연속성이 끊기지않고 부록 A로 대치되어질 수 있다.

2.1 양자화 개념

원자당 14개의 전자를 갖고 5×1022atoms/cm3가 존재하는 실리콘 결정의 전자를 직접다루는 대신에 우리는 좀 더 현실적인 접근을 위하여 좀 더 간단한 원자계를 조사해 보고 몇몇 기본법칙을 만들 것이다. 먼저 가장 간단한 원자계인 고립된 수소원자에 대해 알아보자. 현대 물리학에서 이 원자는 20세기 초까지 격렬한 연구의 대상이었다. 그 시대 과학자들은 수소원자가 부피가 큰 양으로 충전된 핵 주위 궤도에 음으로 충전된 입자를 포함하고 있다고 생각했다. 그들이 설명할 수 없었던 것은 수소가 높은 온도에서 가열되었을 때 계로부터 방사되는 빛의 성질이었다. 특히 방사된 빛은 특이한 이산된 빛의 파장에서만 관찰된다. 그러나 당시의 만연한 이론에 의해 과학자들은 파장의 연속체일 것으로 기대했었다.

1913년 닐스 보어가 그 난제의 해결책을 제시하였다. 보어는 H원자가 어떤 잘 정의된 궤도에 구속되어 있다고 가정하였다; 또는 특수한 각속도를 갖는 궤도를 도는 전자로 가정하였다. 이 전자 각속도의 양자화는 직접 에너지의 양자화로 연결되었다. 만일 전자의 각속도가 n[eqn: HBAR]로 가정되면,

식 2.1

이 된다. 단 EH는 수소원자에서의 전자구속력이고, m0는 자유전자의 질량, q는 전하량이고, ε0는 자유공간에서의 유전율이고, h는 플랑크상수, [eqn: HBAR]=h/2π, 그리고 n은 에너지 양자수 또는 궤도를 나타낸다. 전자볼트(eV)는 에너지의 단위로서 1.6×10-19줄과 같다. 이제 전자는 수소원자 내에 특수한 에너지로 구속되며, 높은 n에서 낮은 n궤도로 변화하며, 양자화된 에너지의 빛을 발하는 보어 모델을 따르게 된다; 이것은 관찰되었던 빛이 이산된 파장에서만 관찰됨을 설명해 준다.

그림 2.1 수소원자 - 첫 세 개의 전자궤도와 관계된 에너지 양자화를 보여주는 이상적 모형

그림 2.2 고립된 Si원자의 개략도

보어 모델로부터 얻을 수 있는 가장 중요한 것은 원자계 내의 전자의 에너지가 제한된 값에 한정되어 있다는 것이다.† 수소원자에 비해 실리콘 같은 여러 원자를 갖는 에너지 레벨은 훨씬 더 복잡하다. 그러나 고립된 실리콘 원자의 에너지 관계 특성을 표현하는 것은 비교적 쉬운 일이다. 그림 2.2에 나와있듯이 14개의 실리콘 원자의 전자들 중 10개가 아주 깊은 준위의 에너지를 가지고 원자의 핵에 단단히 구속되어 있다. 이 결합은 아주 강하기 때문에 이 10개의 전자들은 화학반응이나 보통의 원자간 반응에도 방해받지 않고 남아있어서 원자와 이 10개의 전자를 합하여 원자의 “core"라고 부른다. 이와는 반대로 나머지 4개의 실리콘 원자들은 비교적 약하게 구속되어 있으며 화학반응에 강하게 반응하여 가전자들(valence electrons)이라고 불린다. 그림 2.2에서 강조되었듯이 4개의 가전자들은 아무 방해도 받지 않았다면 바닥준위 바로 위의 허용된 8개의 자리중 4개를 점령하고 있다. 마지막으로 우리는 32개의 전자를 갖는 Ge원자의 전자들의 전자적 구성이 Ge의 바닥준위에 28개의 전자들이 존재한다는 점만을 제외하고 실리콘 원자의 구성과 동일하다는 것을 알아두어야만 한다.

† 실제로 에너지뿐만아니라 관찰되어지는 원자단위의 입자들에 관계된 많은 것들이 양자화 되어있다. 양자역학은 원자단위의 입자들과 계의 성질을 설명하기 위하여 개발되었다.

2.2 반도체 모델

우리는 이 절에서 반도체 디바이스의 분석에 널리 사용되는 두 개의 중요한 모델을 도입하고 설명할 것이다. 이 chapter에서 캐리어 모델링을 위한 반도체 모델을 설명함은 첫눈에는 이상하게 보일런지도 모른다. 그러나 이것은 반도체 결정의 캐리어를 “담는 그릇(container)”을 모델링하는 것이기에 아주 적절해 보인다.

그림 2.3 결합 모델 (The Bonding model)

2.2.1 결합 모델

고립된 실리콘 원자 혹은 다른 원자들에 의해 아무 간섭을 받지 않는 실리콘 원자는 4개의 가전자들을 가지고 있다. 다이아몬드 격자구조 내의 실리콘 원자들은 이와 반대로 그림 1.4c와 같이 가장 가까운 이웃한 원자들과 인력을 가지는 결합을 형성하고 있다. 여기서 말하고자 하는 것은 그 가전자들이 4개의 이웃한 원자들과 가전자들 중 하나씩을 공유하고 있다는 것이다. 가장 가까운 원자들과 가전자들을 공유한다, 즉 동일한 결합을 가진다는 것과 다이아몬드 격자구조에서 4개의 가장 가까운 원자들이 있다는 것은 그림 2.3에 보이는 이상적인 반도체 결합 모델을 설명해 주는 것이다. 결합 모델의 그림 2.3의 각 원들은 반도체 원자들의 핵을 나타낸 것이며, 각 선들은 공유된 가전자들을 나타낸 것이다. ( 어떤 원자이건 간에 각 원자들에 연결된 8개의 선들이 있게 된다. 주위 원자들에게 4개의 전자를 공유하도록 공급할 뿐만아니라 4개의 전자의 공유를 받아들여야만 한다. )

비록 이어지는 설명에서 결합모델에 대한 중요한 이용 방법에 관한 것이 있을 것이지만 모델의 유용성을 보이기 위해 지금 모델 응용의 예를 보이는 것도 좋을 것이다. 그림 2.4에 두 개의 응용 예가 나와있다. 그림 2.4(a)에서 우리는 격자구조에서 한 원자가 빠진 결함을 보이는 결합모델의 사용을 보이고 있다. 그림 2.4(b)에서는 원자간 결합의 붕괴와 이에 관련된 전자의 방출을 보이고 있다. [ 결합의 붕괴(T>0K 일 때)와 결함은 모든 반도체에서 발생하는 자연스런 현상이다. 그렇기 때문에 그림 2.3의 기본 모델은 엄격히 따진다면 반도체가 결함도 없고, 불순물 원자도 없는 단지 T ≃ 0K일 때만 유용한 것이다. ]

2.2.2 에너지 대역 모델

만일 우리의 관심 영역이 반도체 내에서만 일어나는 사건의 공간적 문제를 표현하는데 한정된다면 아마도 결합모델만으로도 적당할 것이다. 그렇지만 우리는 종종 사건의 에너지 관련 문제에 더 주의를 기울이게 된다. 그럴때에는 전자에너지에 대해 설명을 제공해 줄 수 없는 결합모델은 유용성이 없어지며, 에너지 대역 모델이 주된 도움이 된다.

그림 2.4 결합모델의 사용 예 (a) 한 원자가 빠졌거나 결함이 있는 결합의 가시화. (b) 원자간 결합의 붕괴와 전자의 자유화.

고립된 실리콘 원자의 내부를 다시 생각하여 에너지 대역 모델을 도입해보자. 2.1절의 설명을 참고하면 고립된 실리콘 원자 내의 14개의 전자들 중 10개가 핵에 단단히 구속되어 있고, 다른 원자에 의해 큰 간섭을 받지않는다. 나머지 4개의 전자들은 비교적 약하게 구속되어 있으며, 방해받지 않는다면 마지막 바닥준위의 바로 위의 에너지의 8개 자리중 4개를 점령한다. 말하자면 원자들이 고립되어 방해받지 않을 정도로 충분히 멀리 떨어져 있다면, N개의 실리콘 원자들 내의 전자들의 에너지 준위는 모두 똑같다는 것이다.

고립된 원자들의 상태에 대해 알아보았으나, 이 지식을 결정상태의 준위를 유추해 내는데 사용할 수 있는가에 대한 의문이 떠오를 것이다. 바닥준위 전자들은 보통의 원자들간의 힘들에 의해 별로 크게 방해 받지는 않으므로 생략될 수 있다. 그러나 가전자들에 있어서는 그 반대이다. 만일 N개의 원자들이 가까이 접근한다면(Si 결정인 경우에), 가전자들의 에너지 준위가 변할 것은 아주 당연하다.

실제로 발생할 가전자 에너지 상태의 변화는 그림 2.5에 요약되어있다. N개의 고립된 실리콘 원자에서부터 시작하여 그 원자들을 점점 더 서로 가까이 하게 하면, 허용된 에너지 내에서 점진적으로 퍼져가려는 원자간의 힘을 발견하게 될 것이다. 에너지 내에서의 확장은 에너지 대역이라고 알려진 준위의 집합을 생성시킨다. 원자간의 거리가 실리콘 격자구조의 거리와 일치하게 되면, 허용되는 의 분포는 에너지 간극(gap)의 간섭에의해 두 개의 대역으로 구성되게 된다. 윗쪽 대역은 전도대역(conduction band)이라 불린다. 그리고 낮은 쪽의 대역은 가전자대역(valence band), 그리고 에너지 간극은 금지대역(forbidden gap) 혹은 대역간극이라고 불린다. 허용된 에너지 준위를 채우는데 있어서 전자들은 가장 낮은 에너지 쪽으로 가려는 중력을 갖게 된다. 전자들이 허용된 준위(the Pauli exclusion principle)에 제한되어 있는가 없는가에 관계없이 4N의 가전자준위가 이미 4N의 가전자가 존재하고 있는 준위에 적응할 수 있다는 것을 기억하면, 대체로 가전자대역은 전자들로 완전히 채워져 있으며, 전도대역은 거의 전자들이 존재하고 있지않다는 것을 알 수 있다. 사실 온도가 T = 0K로 가까워져 갈수록 가전자대역은 완전히 채워져 있으며 전도대역은 완전히 비워지게 된다.

그림 2.5 왼쪽 위에서 보듯이 N개의 고립된 Si 원자들에서 시작하여 오른쪽 위의 완성된 에너지 대역 모델의 개념도.

우리가 설명한 에너지 대역 모델의 설득력을 충족시키기 위해 하나의 부가적 사실을 도입하여 사용해야 한다. 고립된 원자에서의 가전자들과는 달리 결정질의 실리콘에서의 대역전자들은 구속되어 있거나, 어떤 특정한 원자에만 속해있지는 않다는 것이다. 사실 평균적으로 주어진 실리콘 원자와 그 이웃한 가장 가까운 원자들 사이에서 네 개의 전자는 공유된다.(결합 모델에서와 마찬가지로) 그러나 공유된 전자들은 시간에 따라 결정내의 이곳에서 저곳으로 이동하기 때문에 항상 바뀌게 된다. 다시말해서 허용된 전자준위들이 더 이상 원자의 준위가 아니라 결정 전체에 관여되게 된다는 것이다. 즉 완전한 결정에서는 어느 점에서 시험해 보든지간에 동일한 허용된 준위의 구조를 볼 수 있다는 것이다.

그림 2.6 에너지 대역도 - 널리 사용되는 에너지 대역 모델의 간락화된 모습

그러므로 우리는 평형상태의 완전한 결정에 있어서 허용된 전자에너지에 대한 선결된 결정 방향(항상 x방향으로 불림)을 따른 거리 간의 관계도를 그림 2.5의 오른 편에서 확인해 볼 수 있다. 허용된 에너지 준위를 위치의 함수로 나타낸 언급된 관계도는 기본적인 에너지 대역 모델이다. 그림 2.5에서 도입된 Ec는 가능한 최소의 전도대역 에너지이고, Ev는 가능한 가장 높은 가전자대역 에너지이며, EG = Ec - Ev는 대역 간극 에너지이다.

마지막으로 그림 2.6은 실제로 보게 되는 기본적인 에너지 대역 모델을 보이고 있다. 널리 사용되는 이 “간략화”된 모델에서는, 전도대역의 가장 높은 에너지를 나타내는 선, 가전자대역의 가장 낮은 에너지를 나타내는 선, 대부분 가전자대역을 채우고 있는 그림패턴, y축이나 전자에너지 축, 그리고 x축이나 위치를 나타내는 축은 확실히 존재함을 알 수 있기 때문에 생략된다.

2.2.3 캐리어 이동

반도체 모델에 대해 확실히 배웠으므로 반도체 내의 전류를 운반하는 것들을 도입하고 가시화할 차례이다. 그림 2.7을 참고하면, 결합 모델이 어떤 붕괴된 결합도 포함하지 않고 있다면 (a)로부터 캐리어 혹은 전류의 흐름이 존재하지 않을 것임을 알 수 있다. 마찬가지로 에너지 대역 모델에서도 가전자대역이 전자들로 완전히 채워져 있고, 전도대역에는 전자가 거의 없다면 캐리어 혹은 전류의 흐름이 존재하지 않는다. 이러한 캐리어의 결핍과 이에 관련된 전류흐름의 결핍은 공유된 전자가 원자 핵에 구속된 모습이 보이는 결합 모델의 관점에서 이해하기가 쉽다. 그러나 에너지대역 모델을 정확하게 그린다면 가전자대역의 전자들이 실제로는 결정 내에서 이동을 하고 있다. 그렇다면 왜 이런 전자들에 의해서 전류가 발생되지 않는가? 사실 그 전자들의 운동량은 그들의 에너지가 그렇듯이 양자화 되어있다. 더욱이 대역 내의 가능한 모든 개개의 운동량의 준위에 있어서, 방향이 반대이고 동일한 크기를 갖는 운동량이 존재한다. 이와같이 대역이 전자로 완전히 채워져 있으면 대역내 전자들의 전체 운동량 크기는 0과 같다. 그러므로 완전히 채워진 에너지 대역의 전자들로부터는 전류가 흐를 수 없다.

전하를 이동시키는 전자들이 그림 2.7(b)에 가시화 되어있다. 실리콘 간의 결합이 깨어져 이에 관련된 전자가 격자 내에서 이동할 정도로 자유로와지면, 그 방출된 전자는 캐리어가 된다. 마찬가지로 에너지 대역 모델의 관점에서 가전자대역의 전자가 전도대역으로 여기되면 캐리어를 형성한다. 다시말하면 전도대역 내의 전자들이 캐리어가 되는 것이다.

그림 2.7 결합 모델을 이용한 캐리어의 가시화(왼쪽)와 에너지 대역 모델(오른쪽). (a) 캐리어가 존재하지 않는 경우 (b) 전자의 가시화 (c) 정공의 가시화

결합 모델에서 결합을 깨는데 필요한 에너지와 대역 간극 에너지 EG는 하나이며 같은 것이다. 마찬가지로 자유화된 결합 모델의 전자와 전도대역 전자는 같은 전자를 일컫는 다른 말들이다. 앞으로 수식어 없이 사용되는 “전자”라는 말은 이러한 전도대역 전자를 말하는 것으로 이해되어야 한다.

Si간 결합의 파괴는 전자를 내보내는 것과 더불어 결합구조 내에 결합이 없어지거나 빈공간을 만들게 된다. 결합 모델의 관점에서 생각해 볼 때, 이웃한 전자들이 빈공간으로 들어가서 결합이 없어진 공간이 이곳에서 저곳으로 움직이는 것을 가시화할 수 있다. (그림2.7c) 또한, 에너지 대역 모델의 관점에서, 가전자대역으로부터 전자가 제거되면서 꽉찬 준위에서 하나의 빈 준위를 만들어 낸다고 생각해 볼 수도 있다. 그 빈 준위는 가전자대역의 전자들의 이동으로 인해 도움을 받아 액체 내에 있는 공기방울처럼 자유롭게 격자 내에서 돌아다닌다. 우리가 서술해온 결합에서의 빈 준위 즉 가전자대역 내의 빈 준위는 반도체에서 발견되는 두 번째의 캐리어 - 정공이다.

비록 앞선 도입부에서의 설명이 확실하지는 않았겠지만, 가전자대역의 정공은 전도대역의 전자와 동일한 역할을 하는 캐리어이다. 전자와 정공 모두는 대부분의 반도체 디바이스의 동작에 사용된다. 어떤 디바이스에 있어서는 정공이 주된 캐리어이기도 하다. 캐리어 모델링에 대해 친숙해지면 전자와 정공의 비견될만한 준위가 점점 더 분명해 질 것이다. 결국 정공을 아원자의 입자로 이해하는 것이 보통이다.

2.2.4 대역 간극과 물질의 분류

우리는 이 절에서 물질의 대역 간극 간의 아주 중요한 관계, 물질내에서 운송을 할 수 있는 캐리어의 수, 그리고 물질의 전체적인 성질을 이야기하며 마칠 것이다. 비록 반도체를 위해 특정하게 만들어진 것이지만 그림 2.6의 에너지 대역 모델은 약간만 수정하면 모든 물질들에 적용될 수 있다. 물질간의 주된 차이점은 에너지 대역의 성질에 있는 것이 아니라, 대역 사이의 에너지 간극의 크기에 있는 것이다.

그림 2.8(a)에 그려진 절연체는 다이아몬드와 실리콘일 때 각각 5eV와 8eV의 Eg를 갖는 넓은 대역 간극을 가지고 있다. 이러한 넓은 대역 간극의 물질에서는 상온에서의 열 에너지에 의해 가전자대역에서 전도대역으로 여기되는 전자는 거의 없다. 이와같이 물질내에 캐리어가 거의 없으며, 그러므로 전류에 대해 아주 좋지 않은 도체이다.

그림2.8 에너지 대역 모델을 이용한 다음 물질간의 구분에 대한 설명

(a) 절연체, (b) 반도체, 그리고 (c) 금속

말하자면 금속에서의 대역 간극은 아주 작거나 가전자대역과 전도대역의 겹쳐짐으로 인해 존재하지 않는다. (그림 2.8c) 금속내에는 항상 많은 캐리어들이 존재하기 때문에 금속은 아주 좋은 도체이다. 반도체는 절연체와 금속의 중간적인 물질이다. 상온에서(T=300K), GaAs의 경우 EG=1.42eV, Si의 경우 EG=1.12eV, Ge의 경우 EG=0.66eV를 가진다. 열 에너지는 전자를 가전자대역에서 전도대역으로 여기시킴으로써 반도체물질내에서 적당한 수의 캐리어를 만들어내어 전류 수송능력도 아주 좋지 않은 것과 아주 좋은 것의 중간이다.

2.3 캐리어 성질들

형식적으로 전자와 정공에 대해 도입을 했으므로 다음으로 우리는 이 캐리어의 성질에 대해 가능한 많은 것을 알아보겠다. 이 특별한 절에서 우리는 캐리어에 관련된 일반적인 사실과 특성, 그리고 용어를 포함하는 일반적 성질에 관한 정보들을 모아볼 것이다.

2.3.1 전하

전자와 정공은 전하를 띈 입자들이다. 전자는 음으로, 정공은 양으로 충전되어 있으며, 캐리어 전하의 크기는 q로서 두 캐리어에 공통으로 사용된다. MKS 단위로 q = 1.60 × 10-19 C이다. 여기서 사용된 전자와 정공은 각각 -q와 +q의 전하임에 유의하라. 즉, 전하의 부호가 명백히 구분됨을 볼 수 있다.

2.3.2 유효 질량

질량은 전하와 마찬가지로 전자와 정공의 또 다른 기본 성질이다. 그러나 전하와는 다르게도 캐리어 질량은 단순한 특성이 아니며, 숫자를 이용해서 쉽게 바뀌어질 수도 없다. 사실 결정 내의 전자들의 “유효”질량은 반도체 물질(Si, Ge, etc)의 함수이며, 진공에서의 전자 질량과는 다르다.

유효 질량에 대해서 알아보기위해 진공상태에서의 전자의 운동을 먼저 생각해보자. 그림 2.9(a)에 그려져 있듯이 전기장 ℇ의 영향에 의해 두 평행한 판 사이를 정지 질량 m0의 전자가 이동하고 있다. 이때 뉴튼의 두 번째 공식에 의해 전자에 가해지는 힘은

식 2.2

가 될것이며, 여기서 v는 전자의 속도이고 t는 시간이다. 다음으로 그림 2.9(b)에 보이듯이 전기장의 영향하에 있는 반도체 결정의 평행한 두 끝면 사이를 움직이는 전자들(전도대역의 전자들)을 생각해보자. 식 (2.2)가 반도체 결정 내의 전체 전자 운동을 설명해줄 수 있을까? 대답은 ‘아니오’이다.

그림 2.9 가해진 전기장에 의해 움직이는 전자. (a)진공에서, 그리고 (b)반도체 결정 안에서

반도체 결정 내에서 움직이는 전자들은 반도체 원자들과 충돌하여 캐리어의 속도를 주기적으로 떨어뜨릴 것이다. 그러나 식 (2.2)를 충돌과 충돌 사이의 전자 이동에 대해 부분적으로 적용할 수 있겠는가? 대답은 또 ‘아니오’이다. 결정 내의 전자는 가해진 전기장 뿐만 아니라 식 (2.2)에 포함되지 않은 복잡한 결정 자체에도 영향을 받는다. 앞에서의 논의에서 결정 내의 전자와 진공상태 내의 전자의 중요한 차이를 서술하였다. 그러나 결정 내의 캐리어 이동을 어떻게 적절히 표현해야 하는지라는 중요한 질문은 분석되지 않은 채로 남아있다. 엄격하게 말하자면 결정내의 캐리어 이동은 양자역학을 이용해야만 설명될 수 있다. 다행히도 결정계가 원자계에 비해 크다고하면 충돌간의 캐리어 이동에 대한 복잡한 양자역학의 공식은 m0가 유효캐리어 질량으로 바뀐 것만 제외하면 식 (2.2)와 동일한 공식으로 간략화 될 수 있다. 다시 말하자면, 그림 2.9(b)의 전자에 있어서 다음과 같이 쓸 수 있다.

식 2.3

단, mn*는 전자의 유효 질량이다. -q → q, mn* → mp*로 바뀌면 비슷한 공식이 정공에 대해서도 성립한다. 각각의 경우에 있어서 결정 내부와 양자역학의 효과는 적절하게 dv/dt로 곱해지는 유효질량이라는 인자로 포함되었다. 이것은 아주 중요한 결과이다. 이로 인해 우리는 전자와 정공을 준고전적 입자로 이해하고, 대부분의 디바이스 분석에 있어서 고전적인 입자관계를 도입할 수 있다.

비록 유효질량 공식이 상당히 간략화 되었다고해도, 캐리어의 가속도가 결정 내에서 진행 방향에 따라 변화할 수 있슴이 언급되어야 한다. 즉 유효질량은 여러요소들을 포함할 수 있어야 한다. 더욱이 거시적인 물체가 캐리어 이동에 어떻게 관련되었든간에 서로 다른 질량요소의 집합은 특별한 관계를 사용하여 다른 m*값을 유도해내야 한다. 예를들면 입자가속 공진 유효질량, 전도도 유효질량, 상태밀도 유효질량 등이 있다.

표 2.1 300K에서의 준위밀도 유효질량

유효질량이 온도에 따라 조금 변화한다는 것은 아마도 별로 놀라운 일은 아닐 것이다. 여기에서 우리는 상태밀도 유효질량(부록 2.4.1)만을 직접 이용할 것이다. 300K의 Si, Ge 그리고 GaAs에서의 전자와 정공의 상태밀도 유효질량이 표 2.1에 나열되어 있다.

2.3.3 진성 물질에 있어서의 캐리어 수

보통 진성반도체라는 단어는 무시할만한 양의 불순물 원자만을 가지는 극히 순수한 반도체 샘플을 일컫는 말이다. 더 정확히 말하자면 진성반도체는 (외부적인 부가요소없이) 자연그대로의 성질을 가진 반도체를 뜻한다. 진성반도체내의 캐리어의 숫자는 그 물질의 진성 성질이 구별될만큼 잘 맞는다.

일반적으로 정의하면 반도체내에 존재하는,

n = 전자수/cm3

p = 정공수/cm3

그리고 평형상태의 진성반도체에서는

식 2.4

와    ni ≃ 2 × 106/cm3  GaAs에서

≃ 1 × 1010/cm3  Si에서              상온일때

≃ 2 × 1013/cm3  Ge에서

가 주어진다.

아주 순수한 물질 내에서의 캐리어는 쌍으로만 생성될 수 있기 때문에 진성 반도체 내에서 전자와 정공의 농도는 똑같다. 그림 2.7을 참고하면, 만일 반도체의 결합이 깨어지면 자유전자와 정공이 동시에 생기게 된다.  마찬가지로 가전자대역으로부터 전도대역으로의 전자의 여기는 자동적으로 전도대역의 전자와 함께 가전자대역의 정공을 생성한다. 또 알아두어야할 것은 비록 진성  캐리어의 농도가 절대적으로 보면 크지만 파괴될 수 있는 결합의 수와 비교하면 상대적으로 작다는 것이다. 예를들면, Si에서는 원자가 5 × 1022atoms/cm3이 있으며 원자당 4개의 결합이 있어서 결과적으로 cm3당 2 × 1023개의 결합 혹은 가전자대역의 전자들이 있다. ni ≃  1010/cm3이므로, 상온일 때 실리콘에 있어서 1013중에 파괴된 결합은 하나인 것이다. 상온일때의 진성 실리콘에서의 상황은 정확하게 말하자면 하나의 부서진 결합을 보이기 위해서 전세계 대학의 칠판을 결합모델로 뒤덮을 수도 있을 것이다.

2.3.4 캐리어 숫자의 조정 - 도핑

반도체 용어에 있어서 도핑(doping)이란 전자나 정공의 농도를 높이기 위해서 특별한 불순물 원자의 양을 조절하여 넣는 것을 말한다. 반도체 물질에 조절된 양의 도펀트를 첨가하는 것은 대부분의 모든 반도체 디바이스의 제작에서 의례 행해진다. 일반적인 Si 도펀트들이 표 2.2에 열거되어 있다. 전자의 농도를 증가시키기 위해서는 인, 비소, 또는 안티몬 원자들이 Si결정에 첨가된다. 인과 비소가 전자를 증가시키는 도너 도펀트로써 가장 많이 사용된다. 정공의 농도를 증가시키기 위해서는 붕소, 갈륨, 인듐, 알루미늄 원자들이 Si결정에 첨가된다. 붕소가 정공을 증가시키는 억셉터 도펀트로써 가장 많이 사용된다.

불순물 원자의 첨가가 어떻게 캐리어 숫자를 조절하는지 이해하기 위해서는, 표 2.2에서 도너가 모두 원소 주기율표의 Ⅴ족이며, 억셉터는 Ⅲ족임을 유의해야 한다. 그림 2.10(a)에서 결합 모델을 사용하여 보여졌듯이 반도체 격자에서 하나의 실리콘 원자가 5개의 가전자를 갖는 Ⅴ족 원소로 바뀌게되면 5개의 가전자중 4개는 결합구조에 잘 들어맞게 된다. 그러나 5번째 도너 전자는 결합구조에 들어가지 못하고 도너에 약하게 구속되어있다. 상온에서 이 전자는 격자에서 자유롭게 이동하여 캐리어가 된다. 이렇게 첨가된 전자 캐리어는 정공농도를 증가시키지 않음을 유의하라. 5번째 전자가 해방되었을 때 뒤에 남겨진 도너 이온은 움직일 수 없으며 이에 관련된 어떤 원자간 결합의 붕괴도 존재하지 않는다.

표 2.2 일반적인 실리콘 도펀트들. 화살표는 가장 널리 사용되는 도펀트들이다.

그림 2.10 결합모델에서 사용되는 (a) 도너와 (b) 억셉터 움직임의 가시화. (a)에서 하나의 Si원자가 Ⅴ족 원소 P로 대치되었으며, (b)에서는 하나의 Si원자가 Ⅲ족 원소 B로 대치되었다.

억셉터에 대한 설명도 비슷한 과정을 거친다. Ⅲ족인 억셉터는 3개의 가전자를 가지고 있으며, 반도체 격자에서 Si원소와 바뀌어졌을 때 반도체 결합중 하나는 만들어낼 수 없다(그림 2.10b). 그러나 Ⅲ족 원소는 주위의 Si간 결합으로부터 전자를 받아들이며, 이로써 자신의 결합을 완성시키고, 이 과정에서 격자에서 이동할 수 있는 정공을 만들어낸다. 이것도 역시 한 종류의 캐리어만을 증가시킨다. 음으로 대전된 억셉터 이온(억셉터 전자와 받아들인 전자)은 움직일 수 없으며, 이 정공을 생성하는 과정에서 어떤 전자도 생성되지 않는다.

앞서 설명한 결합모델을 근간으로한 도펀트 움직임에 대한 것은 이성적으로 이해되어질 수 있다. 그럼에도 불구하고 완전히 끝맺지 못한 것들이 있다. 그중 하나는 5번째 도너 전자가 약하게 결합되어 있으며, 상온에서 쉽게 자유로워질 수 있다는 것이다. 이 상대적인 단어인 “약한 결합”을 어떻게 해석해야 할까? 실리콘간 결합을 깨는 데는 ≃ 1eV가 필요하며 상온에서 Si간 결합은 거의 깨지지 않는다. 그럼 “약한 결합”은 결합에너지 ≃ 0.1eV나 혹은 그 이하일까? 어떻게 도펀트의 움직임을 에너지 대역 모델로 시각화해 볼 수 있을까에 대한 질문도 떠오를 것이다. 여기서 언급된 두 질문들은 에너지에 대한 고려가 포함되어야하며, 서로 밀접한 관계가 있다.

첫째로 5번째 도너 전자의 결합에너지에 대해 생각해보자. 대략적으로 말하면, 양으로 대전된 도너 코어(core)와 5번째 원자는 수소 원자와 비슷하다(그림 2.11). 가상적으로 도너 코어는 수소 원자 핵으로, 5번째 전자는 수소 원자의 전자로 치환될 수 있다. 진공에서의 실제 수소 원자와 전자의 이동은 자유전자의 질량에 의해 특징지워질 수 있으며, 식 2.1에 의해 기저 준위의 구속에너지는 -13.6eV이다. 가짜 수소 원자에 있어서는 이와반대로 궤도를 도는 전자가 Si원자의 바다를 움직이며 유효질량으로 특징지워진다. 따라서, 도너나 가짜 수소 원자의 경우에 자유공간에서의 유전율은 Si의 유전율로 바뀌어야하고, m0는 mn*로 바뀌어야 한다. 그러므로 5번째 도너전자의 결합에너지(EB)가

식 2.5

가 됨을 알 수 있다. 여기에서 Ks는 Si의 유전상수(Ks = 11.8)이다. 실리콘에서의 결합에너지가 표 2.3에 나와있다. 관찰된 결합에너지는 식(2.5)의 추측과 잘 맞으며, 대략 Si 대역 간극 에너지의 1/20이다.

도펀트 결합의 힘을 생각해 보았으므로, 이제 에너지 대역 모델을 사용하여 어떻게 도펀트 움직임을 시각화할 것인지에 대한 문제를 생각할 때이다. 이것을 생각하다보면 먼저 전자가 도너로부터 방출되었을 때 그것이 전도대역의 전자가 된다는 것을 알게 된다. 만일 도너에서 흡수된 에너지가 정확하게 전자 결합에너지와 같다면 방출된 전자는 더욱이 전도대역에서 가능한 가장 낮은 에너지를 갖게 될 것이다. - 말하자면 Ec이다. 에너지 ｜EB｜를 구속된 전자에 가한다는 것은 다른 말로 전자의 에너지를 Ec로 높인다는 것이다. 그러므로 구속된 전자는 전도대역의 끝에서 아래로 ｜EB｜의 에너지에 의해 허용된 전자 준위를 점령하고 있다는 것을 알게 된다. 또는 그림 2.12에 나타난 것과 같이 도너 지역은 ED = Ec -｜EB｜라는 에너지에서 허용된 전자 준위를 추가함으로써 에너지 대역으로 나타낼 수 있다. 공간에서 도너 영역에 구속된 전자는 제한되어 있으므로 도너 에너지 준위는 실선대신 점선으로 나타내었다. 즉, 구속된 전자는 도너의 근처 △x를 떠나지 않는다. ED와 Ec의 상대적 근접성은 물론 Ec - ED = ｜EB｜≃ (1/20)EG(Si)임을 반영해준다.

표 2.3 도펀트 측의 구속에너지

그림 2.12 에너지 대역 그림에 E = ED의 도너 준위가 추가된 모습. △x폭의 점선은 구속된 도너 영역 준위의 제한되는 특성을 강조해 준다.

에너지 대역 모델을 사용한 도펀트 움직임의 실제 시각화는 그림 2.13에 그려져 있다. 그림 2.13(a)의 왼편을 생각해보면 T → 0K의 온도에서 모든 도너 영역은 구속된 전자들로 채워져 있음을 알 수 있다. 이러한 아주 낮은 온도에서 도너 영역에서 전도대역으로의 전자유기는 아주 작은 열에너지로도 가능하므로 이는 사실이다. 물론 온도가 증가하면 상황도 변해서 더욱 더 많은 약하게 결합된 전자들이 전도대역으로 유기된다. 상온에서 도너의 이온화는 거의 그림 2.13(a)의 우측에 있는 그림의 상황이 된다. 비록 우리가 도너에 대해서만 생각해보았으나 억셉터에 대한 것도 완전히 비슷하다. 그림 2.13(b)에 보이듯이 억셉터는 가전자 대역 끝의 약간 위 에너지 금지대역으로 전자준위를 생성시킨다. 낮은 온도에서 이 영역은 다 비어있는 준위이다. 이는 T → 0K의 온도에서는 가전자 대역의 전자가 억셉터 영역으로 여기할 충분한 에너지가 없기 때문이다. 축적된 열에너지의 증가를 의미하는 온도의 상승은 가전자대역에서 억셉터 준위로 여기하는 전자를 돕는다. 가전자대역으로부터의 전자의 여기는 역시 정공을 생성시킨다. 상온에서 억셉터의 영역전체는 반드시 과잉전자로 채워져있으며 물질 내에서 증가된 정공농도가 그 영향을 받는다.

GaAs와 같은 단원소가 아닌 반도체의 도핑에 대해 생각해보자. GaAs 내에서의 도펀트 움직임은 일반적인 규칙과 같다. 그러나 두 개의 다른 격자 영역을 가지는 원자들 때문에 조금 더 구속되어있다. Si결정의 도핑과 완전히 비슷하게도 Ⅵ족 원소 S, Se, 그리고 Te는 GaAs격자에서 Ⅴ족 원소 As와 바뀌었을때 도너로서 작용한다. 마찬가지로 Ⅱ족 원소 Be, Mg, 그리고 Zn은 Ⅲ족 원소 Ga와 바뀌었을때 억셉터로서 작용한다. Si와 Ge 같은 Ⅳ족 원소가 GaAs와 병합되었을때 새로운 상황이 연출된다. Si는 GaAs에서 대체로 Ga와 바뀌어지며, 널리 알려진 n형 도펀트이다. 그러나 어떤 특수한 경우에 있어서 Si은 GaAs격자에서 As와 바뀌어 억셉터로서 동작하기도 한다. 사실 GaAs pn접합은 Si이 p형과 n형 도펀트 역할을 모두 하도록 만들어져 왔다. 도너나 억셉터 모두로써 동작할 수 있는 불순물을 양성 도펀트라고 한다.

예제 2.1

에너지 퀴즈

문제 : (a) 1eV는 얼마의 에너지(줄의 단위)와 같은가?

(b) kT는 300K에서 얼마의 eV와 같은가?

(c) 실리콘에서의 억셉터와 도너의 이온화에너지는 대략       과 같다.

(d) EG(Si) =       ?

(e) EG(SiO2) =       ?

(f) n = 1 인 준위에 있는 수소 원자를 이온화하기 위한 에너지는       이다.

풀이 : (a) 1eV = 1.60 × 10-19 joules

(b) kT = (8.617 × 10-5)(300) = 0.0259eV  300K에서.

(c) 도펀트의 이온화에너지는 도펀트 영역의 ｜EB｜와 같다. 2.3.4절에서 이야기 되었듯이          Si내의 도펀트에서는 ｜EB｜≃ 0.1eV 이다.

(d) EG(Si) = 1.12eV  300K에서 (2.2.4 절)

(e) EG(SiO2) ≃ 8eV (2.2.4 절)

(f) 2.1 절에서 식 2.1을 사용하면 수소원자의 이온화에너지는 ｜EH｜n=1｜ = 13.6eV

2.3.5 캐리어에 관계된 용어들

때로는 전문용어가 이해를 어렵게하고 특수한 절에서는 특별한 용어들로 가득차 있기 때문에 캐리어에 관련된 용어를 살펴보는 것이 좋겠다. 이제 나올 캐리어에 관련된 용어들의 대략 절반 정도가 이미 이 절에서 등장했거나 정의되었다. 나머지 용어들은 여기서 처음으로 열거된 것이다. 이 용어들 모두는 널리 사용되는 것들이며 그들의 정의는 기억될만 하다.

도펀트 - 전자나 정공 농도의 증가를 목적으로 조절된 양만큼 투입되는 반도체에 첨가되는 특             별한 불순물

진성 반도체 - 도핑되지 않은 반도체 ; 무시될만한 양의 불순물 원자를 가진 극히 순수한 반도                 체 샘플 ; 물질 자체의 고유한 성질을 가진 반도체

외인성 반도체 - 도핑된 반도체 ; 불순물 원자의 첨가에 의해서 그 성질이 조절된 반도체

도너 - 전자농도를 증가시키는 불순물 원자 ; n형 도펀트

억셉터 - 정공농도를 증가시키는 불순물 원자 ; p형 도펀트

n형 물질 - 도너가 도핑된 물질 ; 정공보다 전자를 더 많이 포함하고 있는 반도체

p형 물질 - 억셉터가 도핑된 물질 ; 전자보다 정공을 더 많이 포함하고 있는 반도체

다수캐리어 - 주어진 반도체 샘플에서 가장 많은 캐리어 ; n형 물질에서 전자, p형 물질에서 정               공

소수캐리어 - 주어진 반도체 샘플에서 가장 적은 캐리어 ; n형 물질에서 정공, p형 물질에서 전               자

2.4 준위와 캐리어 분포

이제까지 우리는 모델링 시스템에서 캐리어의 성질과 가상적인, 정성적인 기껏해야 반정량적인 성질의 정보에 관심을 가져왔다. 사실 말하자면 좀 더 자세한 정보가 종종 필요로 한다. 예를 들면, 대부분의 반도체는 도핑되어 있으며, 도핑된 반도체의 캐리어 농도의 정확한 값을 구하는 것은 진부한 주제인 것이다. 또 다른 관심의 대상은 각 에너지 대역에서의 에너지의 함수로 나타내어지는 캐리어의 분포이다. 이 절에서 우리는 좀 더 자세한 캐리어 숫자의 표현 개발을 시작할 것이다. 이 과정을 통해 평형상태의 반도체에서 캐리어 분포와 농도의 관계를 끌어낼 것이다.

2.4.1 준위 밀도

2.2 절에서 에너지 대역 모델이 처음으로 도입되었을 때 각 대역 내의 총 허용된 준위는 결정내 원자수의 4배 였다. 그때 언급되지 않은 것은 에너지 대역내에서 허용된 준위들이 어떻게 분포되어 있는가 였다. 즉, 전도대역과 가전자대역 내에서 주어진 에너지 준위하에 얼마나 많은 준위들이 존재할 수 있는가이다. 준위 분포는 캐리어 분포와 농도를 결정하는데 필수적인 요소이므로, 상태밀도라고 더 잘 알려진 준위의 에너지 분포를 알아보자.

원하는 준위의 밀도를 결정하기 위해서 양자역학에 대한 고려를 근간으로 한 분석이 요구된다. 여기서 우리는 단지 그 분석의 결과만을 정리하겠다. 대역 끝(edge)에서 너무 많이 떨어져 있지않은 에너지에 있어서 다음의 식이 성립한다.

식 2.6a

식 2.6b

이때 gc(E)와 gv(E)는 각각 전도대역과 가전자대역의 에너지 E일때의 상태밀도이다.

앞서 말한 상태밀도에 대하여 반드시 알아야할 것과 기억해야할 것은 무엇인가? 첫째로 일반적인 상태밀도의 개념을 잡는 것이 중요하다. 상태밀도는 축구 경기장에서 Ec 또는 Ev로부터 특정한 에너지 간격인 준위의 숫자에 상응하는 운동량으로부터 얼마간 떨어진 거리의 경기장내의 좌석에 자리잡는 것과 비슷하다.

두 번째로 그 관계의 일반적인 형태를 알아두어야 한다. 그림 2.14에 나타내었듯이 gc(E)는 Ec일 때 0이고, 전도대역 속으로 상승할수록 에너지의 제곱근에 따라 비례하여 증가한다. 마찬가지로 gv(E)도 Ev에서 정확히 0이며, 가전자대역속으로 내려갈수록 에너지의 제곱근에 따라 증가한다. gc(E)와 gv(E)의 차이는 캐리어 유효질량의 차이로부터 유래됨을 알아두라. 만일 mn*가 mp*와 같다면, 축구 경기장(대역 간극)의 양쪽 좌석(준위)은 서로 거울처럼 똑같을 것이다. 마지막으로 각 에너지 간극에서 가깝게 위치한 에너지 E와 E+dE를 생각해보면, 다음과 같은 것을 말할 수 있다.

gc(E)dE / (E ≥ Ec)이면 에너지 대역 E와 E+dE 사이에 놓인 cm3당 전도대역 준위의 수

gv(E)dE / (E ≤ Ev)이면 에너지 대역 E와 E+dE 사이에 놓인 cm3당 가전자대역 준위의 수

그림 2.14 대역 끝가까이에서 gc(E)와 gv(E)의 일반적인 에너지 의존성. gc(E)와 gv(E)는 각각 전도대역과 가전자대역의 상태밀도.

그러므로 gc(E)와 gv(E)는 단위부피, 단위에너지당 숫자로서 대체로 numbers/cm3-eV 단위이다.

2.4.2 페르미 함수

상태밀도가 주어진 에너지 E에서 얼마나 많은 준위들이 존재하는가를 말해주는 반면, 페르미 함수 f(E)는 에너지 E에서 얼마나 많은 존재하고 있는 준위들이 전자로써 채워지는가를 말한다.

f(E)  평형상태에서 에너지 E에서 전자에 의해 채워질 가능한 상태들의 확률.

수학적으로 말하자면, 페르미 함수는 단지 확률분포 함수이다. 수학적 기초는 다음과 같다.

식 2.7

그림 2.15 페르미 함수의 에너지 의존성. (a) T → 0K ; (b) kT단위로 표현된 에너지 축에서의 일반화된 T > 0K의 그래프.

단, EF = 페르미 에너지 혹은 페르미 준위.

k = 볼쯔만 상수. (k = 8.617 × 10-5eV/K)

T = 켈빈온도. (K)

새로 도입한 함수에 관하여 알아보기위해 페르미 함수의 에너지 의존도를 먼저 조사해보자. 먼저 온도가 T → 0K인 경우를 생각하자. T → 0K로 감에 따라 E < EF인 전체에너지에 대해 (E-EF)/kT → -∞이고, E > EF인 전체에너지에 대해 (E-EF)/kT → +∞로 접근한다. 따라서 f(E<EF) → 1/[1+exp(-∞)] = 1이고, f(E>EF) → 1/[1+exp(+∞)] = 0이다. 이 결과는 그림 2.15(a)에 그려져 있고 T → 0K일 때 에너지 EF아래의 모든 상태가 채워지며,  EF위의 모든 상태는 비워진다라고 뜻하는 것으로 해석할 수 있다. 다시 말하면, 시스템의 온도가 0으로 접근하게 되면 페르미 에너지 EF에서 허용된 에너지가 정확히 제한되어 있다는 것이다.

다음으로 T > 0K에서를 생각해보자. 페르미 함수를 따져보면 다음과 같은 것을 알 수 있다.

(ⅰ) E = EF이면, f(EF) = 1/2이다.

(ⅱ) E ≥ EF+3kT이면, exp[(E-EF)/kT] ≫ 1 이고, f(E) ≃ exp[-(E-EF)/kT]이다. 부가적으로 EF+3kT 이상일 때 페르미 함수 혹은 채워진 상태의 확률이 에너지가 증가함에 따라 지수적으로 0으로 감소한다. 더욱이 3kT 혹은 EF이상의 에너지에서의 대부분의 준위는 비워질 것이다.

(ⅲ) E ≤ EF-3kT이면, exp[(E-EF)/kT] ≪ 1 이고, 1-exp[(E-EF)/kT]이다. EF-3kT이하, 즉 [1-f(E)]의 주어진 상태가 빌 확률은 에너지가 감소함에 따라 지수적으로 0으로 감소한다. 에너지 3kT 또는 EF이하의 대부분의 준위는 채워질 것이다.

(ⅳ) 상온 (T = 300K)에서 kT = 0.0259eV이고, 3kT = 0.0777eV ≤ EG(Si)가 성립한다. Si대역 간극과 비교하여 t >0K에서 대체로 나타나는 3kT의 에너지 간격은 대개 작다.

언급된 성질들은 그림 2.15(b)에서 보여주는 페르미 함수가 T > 0K일 때를 반영하여 요약된 것이다.

이 논의를 끝내기전에, 페르미 함수는 단지 평행상태하에서만 적용됨을 다시 강조하는 것도 가치가 있을 것이다. 그러나 페르미 함수는 모든 물질들 - 절연체, 반도체, 그리고 금속 - 에 똑같이 적용되는 전체적인 함수이다. 비록 반도체의 관계에 대하여 설명할 때 도입되었으나 페르미 함수는 반도체의 어떤 특성에 국한된 것이 아니라 전자와 관련된 일반적인 통계적 함수이다. 결국, Ec(또는 Ev)에 대해 상대적인 페르미 에너지 EF의 위치는 다음 절에서 잘 다루어질 것이다.

예제 2.2

문제 : 전도대역 끝(edge)에서 (Ec)준위가 채워져 있을 확률은 가전자대역 끝에서 준위가 비워  져 있을 확률과 정확히 같다. 페르미 준위는 어디에 위치해 있는가?

풀이 : 페르미 함수 f(E)는 주어진 에너지 E에서 전자가 준위를 점령할 확률을 말한다. 주어진 에너지 E에서 준위가 비어있을(채워져 있지 않을) 확률은 1-f(E)이다.

말하자면, f(Ec) = 1 - f(Ev)

왜냐하면 [eqn: f( { E}_{ c})~=~ { 1} over { 1+ { e}^{ ({ E}_{ c}- { E}_{ F})/kT } }]

그리고 [eqn: 1-f( { E}_{ v})~=~ 1-{ 1} over { 1+ { e}^{ ({ E}_{ v}- { E}_{ F})/kT } } ~=~{ 1} over { 1+ { e}^{ ({ E}_{ F}- { E}_{ v})/kT } }]

그러므로 결론은 [eqn: { { E}_{ c}- { E}_{ F} } over { kT}~=~ { { E}_{ F}- { E}_{ v} } over { kT}]

또는 [eqn: { E}_{ F}~=~ { { E}_{ c}- { E}_{ v} } over { 2}]

이다. 페르미 준위는 중간대역에 위치해있다.

예제 2.3

이 예제에서 우리는 어떻게 페르미 함수가 온도에따라 달라지는지를 더 자세히 알아보고자 한다.

문제 : T를 계속하여 100, 200, 300, 그리고 400K로 맞추고 -0.2eV ≤ △E ≤ 0.2eV에 있어서 f(E)와 △E = E - EF를 축으로 계산하고 그래프를 그려라. 모든 f(E)와 △E의 곡선은 좌표축의 하나의 집합으로 대응되어야 한다.

풀이 : MATLAB 프로그램은 다음과 같다.

프로그램 결과는

<그림>

2.4.3 캐리어의 평형분포

가능한 대역준위의 분포와 평형상태에서의 준위들이 채워질 확률을 알아보았으므로 각 에너지 대역에서의 캐리어 분포를 쉽게 유추해 낼 수 있다. 자세히 생각해보면, 원하는 분포는 적당한 점유인자를 적당한 상태밀도와 곱해줌으로써 간단하게 구할 수 있다. gc(E)f(E)는 전도대역에서의 전자분포, gv(E)[1-f(E)]는 가전자대역에서 정공의 분포를 말한다. 페르미 에너지(에너지 대역도, 페르미 함수, 그리고 상태밀도의 그래프에 관련된)의 3가지 다른 가정된 위치에서의 예가 그림 2.16에 있다.

그림 2.16을 살펴보면 우리는 일반적으로 대역 끝(edge)에서 전도대역으로 올라가거나 가전자대역으로 내려감에 따라 전체 캐리어 분포가 0이었다가, Ec 또는 Ev에 가까운 피크값에 이르며, 그리고나서는 0으로 아주 빠르게 감소한다.

그림 2.16 페르미 준위가 다음과 같이 위치했을 때 각 대역에 있어서의 캐리어분포(단위 표시없이)  (a) 중앙 갭(gap)위에서, (b) 중앙 갭가까이에서, (c) 중앙 갭 아래에서.

또 각 경우에 있어서의 에너지 대역도, 상태밀도, 그리고 점유인자(페르미 함수와 1에서 페르미함수를 뺀)들도 함께 그려져 있다.

다시 말하면 대부분의 캐리어들은 대역끝(edge)근처에 에너지적으로 모여있다. 또 하나 일반적으로 알아둘 것은 캐리어분포에 있어서의 페르미준위 위치의 영향이다. EF가 대역간극 윗쪽 영역에 있을 때 전자 분포는 정공분포보다 훨씬 많아지게 된다. 각 대역 끝에서 전도대역과 가전자대역으로 각각 깊어진다고 할 때 비록 채워진 상태의 점유인자, f(E)와 비워진 상태의 점유인자 1-f(E)가 지수적으로 감소한다고 해도, EF가 대역간극의 윗쪽 영역에 놓여있다면 상응하는 에너지에서 1-f(E)는 f(E)보다 더 작아진다는 것은 명백하다. EF를 낯추게 되면 점유상태는 점점 떨어지게 되어, EF가 대역의 가운데까지 오게되면 전자와 정공은 같은 숫자가 되게 된다. 마찬가지로 EF가 간극의 중앙 아래에 놓이게 되면 정공이 우세하게 된다. 여기서 가정한 것은 (Si와 Ge의 경우에서와 마찬가지로) 상응하는 에너지에서 gc(E)와 gv(E)가 같다는 것이다. 또한 이전 절에서 언급된 Ec-3kT ≥ EF ≥ Ev+3kT 일 때, 각 대역에서 지수적으로 감소하는 점유인자에 관련된 설명들이 유효하다.

캐리어 분포와 상대적인 캐리어 숫자에 관련되어 언급된 내용은 여러 가지로 사용이 가능하다. 그러나 이 내용은 생략되거나 축약된 형태로 종종 사용된다. 예를 들면 그림 2.17은 캐리어 에너지 분포를 나타내는 일반적인 방법을 보여준다. Ec와 Ev 가까이에 가장 많이 그려진 원 혹은 점들은 대역끝에서 캐리어 농도가 피크임을 보여준다. 전도대역에서 윗쪽으로 갈수록 나타나는 더 적은 수의 점들은 에너지가 증가함에 따라 전자농도가 빠른 속도로 떨어짐을 보여준다. 상대적인 캐리어 숫자를 나타내는 확장된 사용방법이 그림 2.18에 있다. 진성 물질을 나타내기 위해서 대역 간극 중앙에 점선이 적당히 그려져 있고, Ei라고 이름 붙여져 있다. 간극의 중앙 가까이에 있을 때 전자와 정공의 숫자가 거의 같다고 언급한 것과 동일한 것이다. 마찬가지로 중앙간극 윗쪽에 나타나는 EF라고 이름 붙여진 실선은 반도체가 n형임을 첫눈에 보여준다. 중앙간극 아래쪽에 나타나는 EF 역시 반도체가 p형임을 나타낸다. Ei의 점선은 진성 반도체를 나타내는 에너지 대역 간극에 대체로 나타남에 유의하라. 만일 그 물질이 진선이라면 Ei의 선은 그런 경우에 페르미 준위의 예측된 위치를 나타내고 대역간극을 위와 아래, 반으로 나누는 참고 에너지 준위로 사용된다.

그림 2.18 진성(왼쪽), n형(중간) 그리고 p형(오른쪽) 반도체 물질을 에너지 대역도를 이용해 나타낸 것.

2.5 평형 상태의 캐리어 농도

이제 우리는 캐리어 모델링 과정의 중요한 시점에 도달했다. 이 절은 대부분 이전 절에서 제시된 캐리어에 대한 양적인 지식을 보충하도록 평형상태의 캐리어 농도의 관계식을 살펴보아 모델링을 구체화하는데 할애될 것이다. 불행히도 수학적 관계의 개발에 대한 강조로 인해 좀 더 어려운 (그리고 아마도 좀 지겨운) 과정이 될 것이다. 다행한 것은 독자들이 초점을 맞추어 볼 수 있다는 것이다. 여기서 주어진 캐리어에 관계된 설명들 역시 선택해서 살펴볼 수 있다. 어떤 응용에서는 모든 방법이 다 적용될 수 있으며, 다른 응용에서는 특별한 상황이나 취향에 의해 선택적으로 캐리어 관계식을 사용할 수 있다. 마지막으로 설명중에 나오는 네모쳐진 것들은 널리 사용되는 방법들이다. 한 줄로 그려진 네모는 적당히 중요한 결과를 나타내며, 두 줄로 그려진 네모는 아주 중요한 결과를 나타낸다.

2.5.1 n과 p의 공식

gc(E)dE가 E에서 E+dE 에너지 범위에 놓여있는 전도대역 준위수/cm3를 나타내며, f(E)는 에너지 E일때의 가능한 준위의 전자에 의해 점유될 확률을 나타내기 때문에, gc(E)f(E)dE는 E에서 E+dE 에너지 범위에 놓인 전도대역 전자수/cm3를 나타내며, gc(E)f(E)dE를 전도대역 에너지 전체에 대해 적분하게 되면 전도대역의 전체 전자수를 나타내게 된다. 다시 말하면 전도대역에서 평형상태인 전자들을 적분하면 평형상태의 전자농도가 나온다는 것이다. 정공에 대해서도 마찬가지로 말할 수 있다. 그러므로 결론을 맺으면 다음과 같다.

식 2.8a

식 2.8b

캐리어 농도에 대한 정확한 표현을 찾기위해 n형의 적분에 초점을 맞추어보자. (p형의 적분은 독자를 위해 연습문제에 남겨졌다.) gc(E)에대한 식2.6a와 f(E)에대한 식 2.7을 식 2.8에 넣어 계산하면,

식 2.9

를 얻고,

식 2.10a

식 2.10b

식 2.10c

라고 놓으면 다음을 얻을 수 있다.

식 2.11

식 2.10c의 윗쪽 적분한계의 간략화는 에너지가 증가함에 따라 적분될 함수가 빨리 감소한다는 사실을 이용하였으며, Ec위의 수kT의 에너지만 되어도 함수 값은 0이 된다. 그러므로 윗쪽 한계를 ∞로 확대한 것은 적분 값에 있어서 완전히 무시할만한 효과이다.

언급된 간략화 방법이라고 하더라도 식 2.11의 적분은 간단한 함수를 포함하는 닫혀진 모양으로 표현될 수 없다. 사실 적분 그 자체가 많은 수학적 참고서에서 찾아볼 수 있는 평면의 함수이다. 말하자면,

식 2.12

과 같고, 다음을 정의하면

식 2.13a

식 2.13b

이고, 다음 식을 구할 수 있다.

식 2.14a

마찬가지로

식 2.14b

이며, [eqn: { eta }_{ v}~=~( { E}_{ v}- { E}_{ F})/kT] 이다.

식 2.14의 관계식은 아주 일반적인 결과이며, 페르미 준위의 생각되어질 수 있는 어떤 위치에서도 유효하다. Nc와 Nv는 다음과 같이 계산된다. 300K에서 Nc,v = (2.510×1019/cm3)(m*n,p/m*0)3/2. 페르미 적분의 값은 표나 그래프 또는 직접적인 계산으로 얻을 수 있다. 그러나 일반적인 모양의 관계식들은 보통의 분석에 사용함에 있어서 귀찮고 불편한 것으로 여겨진다. 다행히도 대 다수의 실제적인 문제들에서 사용될 수 있는 간략화된 닫혀진 모양의 표현이 존재한다. 정확히 말하면 EF가 EF ≤ Ec-3kT에 제한되어 있다고 할 때 모든 E ≥ Ec(η≥0)에 대하여 1/[1+exp(η-ηc)] ≃ exp[-(η-ηc)]이고,

식 2.15a

이며, 마찬가지로 EF ≥ Ev + 3kT이면

식 2.15b

이다.

그림 2.19 축퇴된(degenerate)/축퇴되지 않은(nondegenerate) 반도체의 정의

그러므로 Ev+3kT ≤ EF ≤ Ec-3kT 이면 다음과 같다.

식 2.16a

식 2.16b

식(2.16)이 유도되는 수학적 간략화는 점유인자 f(E)와 1-f(E)를 단순한 지수함수로 근사화한 것과 같다. - 앞서 보인 근사화는 EF가 각 대역끝에서 3kT이상 더 가까이 접근되지 않았다는 가정하에 유효하다. EF가 Ev+3kT ≤ EF ≤ Ec-3kT에 한정되었을 때 EF의 제한을 계속 반복하는 대신에 단지 축퇴되지 않았다라고 말한다. EF가 각 대역 끝에 3kT보다 더 가깝게 놓여 있거나 대역중 하나를 실제로 통과해 버린다면 그 반도체는 축퇴되었다고 말한다. 이러한 아주 중요한 용어들이 역시 그림 2.19안에 정의되어 있다.

2.5.2 n과 p의 또다른 표현방법

비록 닫힌 모양이라고 해도 식 2.16의 관계식은 가능한 가장 간단한 형태는 아니고, 가끔 디바이스 분석에서 자주 접하는 이러한 관계식들중 비교적 간단한 형태이다. 또 다른 형태의 관계식은 진성반도체의 페르미 준위가 중앙 간극에 가까이 놓여있고, 그러므로 식 2.16이 대부분 확실하게 진성 반도체에 적용될 수 있으므로 Ei로부터 얻어질 수 있다. 만일 이러한 경우라면 식 2.16을 진성반도체에 대해 생각할 때, 즉 n = p = ni, 그리고 Ei = EF라고 하면, 다음의 식을 얻을 수 있다.

식 2.17a

그리고,

식 2.17b

식 2.17을 Nc와 Nv에 대해서 풀면,

식 2.18a

식 2.18b

를 얻는다. 마지막으로 원래의 관계식 2.16에서 식 2.18을 이용하여 Nc와 Nv를 제거하면 다음의 식들을 얻을 수 있다.

식 2.19a

식 2.19b

식 2.16과 마찬가지로 식 2.19의 표현은 페르미 준위의 위치를 축퇴시키지 않는 도핑을 가진 평형상태의 어떤 반도체에도 유효하다. 원래의 관계식에서는 두 개의 상수와 3개의 에너지 준위가 나타나는 반면, 이 또다른 관계식에서는 하나의 상수와 두 개의 에너지 준위가 나타난다. 대칭적인 성격에 의하여 이 다른 표현방법은 기억하기 쉽고, n형 공식에서 p형 공식으로 갈 때 단지 EF와 Ei의 교환만 필요할 뿐이기 때문이다.

2.5.3 ni와 np의 곱

식 2.19에서 추측될 수 있는 것처럼 진성 캐리어 농도는 캐리어 농도의 양적 계산에서 구할 수 있다. 계속해서 적절한 캐리어 농도 관계식을 세우고, 다음으로 이 중요한 물질 매개변수를 도중에 끼워넣는다.

먼저 식 2.17a와 2.17b를 함께 곱하면 다음 식을 얻게된다.

식 2.20

식 2.21

그림 2.20 온도의 함수로 나타낸 Ge, Si 그리고 GaAs에서의 진성 캐리어 농도

식 2.21은 잘 알려진 양들의 함수로 ni를 표현하며, 특별한 온도에서 혹은 온도의 함수로 ni를 계산하는데에 사용될 수 있다. 상온일때의 Si과 Ge에서의 진성 캐리어 농도값은 이전에 언급되었다. Si, Ge 그리고 GaAs의 온도 상수로서의 ni값이 그림 2.20에 나타나있다.

두 번째로 아주 중요한 ni에 기반한 관계식이 식 (2.19)로부터 바로 유도된다. 즉, 식 (2.19a)와 (2.19b)의 각변을 곱해주면 다음의 공식이 나온다.

식 2.22

비록 사소해보일지 모르나 np의 곱의 관계식(식 2.22)는 실제적인 계산에서 극히 유용하게 사용됨을 종종 알게된다. 만일 하나의 캐리어 농도가 알려지게 되면 나머지 캐리어 농도는 식 2.22를 사용하여 쉽게 구해진다. 이는 역시 반도체가 평형상태이며 측퇴되지 않는다는 가정하에서이다.

예제 2.4

식 2.13의 Nc와 Nv의 정의를 식 2.21에 대입하고, 정규화 인자를 도입하고, 알려진 상수들을 숫자로 바꾸어주면 다음을 얻는다.

식

EG와 유효질량은 약하지만 무시할 수 없는 온도의존성을 보인다. EG 대 T의 변화는 문제 2.1(a)에서 보였던 적당한 관계식에 의해서 유효숫자 넷(four-place accuracy)으로 만들어 질 수 있다. Barber[Solid state Electronics, 10, 1037(1967)]에의해 추론된 분석에 의하면 온도범위 200K ≤ T ≤ 700K에서 유효질량의 온도의존성은 다음과 같이 근사화될 수 있다.

식

식

문제 : (a) ni의 식에 있는 EG가 Eex = 0.0074eV 일 때 EG-Eex로 바뀌어 졌다면 그림 2.20의 Si에서의 ni 대 T의 곡선이 방금 언급된 관계식을 이용하여 얻어질 수 있음을 확인하라. (앞서 기술된 지면에서 Barber는 여기된 전자의 수정인자 Eex = 0.007eV를 사용하여 제시하였다. 그림 2.20의 계산에서 약간 더 큰 값은 300K에서 ni = 1010/cm3을 얻기위해 특별히 선택되었다.)

(b) 300K일 때 Si에서의 ni값은 Sproul과 Green[Journal of Applied Physics, 70, 846(July 1991)]에 의해 얻어진 ni 대 T의 실험적 데이터와 일치하도록 최근에 고안되었다. 저자는 300K일 때 Si에서 ni = 1.00±0.03×1010/cm3 으로 결론을 맺었다. 검증된 온도영역 275K ≤ T ≤ 375K에서 그들의 실험 데이터는 다음의 관계식에 의해 결정된다.

식

상호 유효한 온도영역에서 이 실험적으로 맞춰진 관계식에 의해 계산된 ni와 (a)에서의 결과 값을 비교하라.

풀이 : (a) MATLAB 프로그램은 다음과 같다.

프로그램

(b) MATLAB 프로그램은 다음과 같다.

프로그램

두 프로그램으로부터의 결과는 아래와 같다. 상호 유효한 온도영역에서 계산 결과가 (2% 이내로) 아주 잘 일치함을 확인하라.

표

2.5.4 전하 중성도의 관계식

여지껏 세워진 관계식들은 반도체에 도입된 도펀트 농도에의 명백한 의존성에 대해서는 결여되어 있었다. 캐리어와 도펀트 농도 사이의 일반적 관계를 설명해 주는 것이 전하 중성도의 관계식이다.

전하 중성도의 관계식을 세움에 있어서 1cm3당 도펀트 원자의 수가 어디서나 똑같은 균일하게 도핑된 반도체를 생각해보자. 어느 표면에서건 그로부터 멀리 떨어진 반도체의 좁은 구역들을 규칙적으로 조사하고, 평형상태가 대부분이라고 가정하면, 각 구역이 모두 전하 중성적이라는 것을 늘 발견하게 된다. 즉 실질적인 전하는 없다. 만약 그렇지 않다면, 전계가 반도체 안에 존재하게 된다. 그리고 이번에는 그 전계가 캐리어를 움직이게 하고 전류가 흐르게 한다. - 이는 가정된 평형상태와 완전히 모순되는 것이다. 그러나 모든 반도체 내에는 대전된 실체가 존재한다. 전자들, 정공들, 이온화된 도너들(전자를 전도대역에 줌으로써 양으로 대전된 도너 원자들) 그리고 음으로 대전된 이온화된 억셉터들이 주어진 반도체 내에 동시에 모두 존재할 수 있다. 균일하게 도핑된 물질에서 어디서나 전하-중성적이기 위해서는 다음이 요구된다.

식 2.23

또는

식 2.24

단, 정의에 의하여,

ND+ = 이온화된(양으로 대전된) 도너들의 수/cm3

NA+ = 이온화된(음으로 대전된) 억셉터들의 수/cm3

이전에도 이야기 되었듯이 얕은 준위의 도너와 억셉터 영역 모두를 이온화할 충분한 열적 에너지가 상온일 때 유효하다.

ND = 전체 도너수/cm3

NA = 전체 억셉터수/cm3

그리고 다음과 같이 놓으면

식

다음식을 얻게 된다.

식 2.25 도펀트 원자들의 완전한 이온화를 가정한다.

식 (2.25)는 전하 중성도 관계식의 표준적인 모습이다.

2.5.5 캐리어 농도의 계산

이제 마지막으로 평형상태인 균일하게 도핑된 반도체 내에서의 캐리어 농도를 계산할 때가 되었다. 앞으로 제공될 계산에서 우리는 특히 축퇴되지 않음(np의 곱을 이용하도록 하기위해서)과 도펀트 원자의 완전 이온화를 가정한다. np의 곱에서 나타나는 ni는 이미 계산되고 그려졌으며, 따라서 알려진 양으로 여겨져야 한다. 마찬가지로 전하 중성도 관계식에 나타나는 NA와 ND는 일반적으로 실험적으로 제어되고, 결정된 알려진 양으로 여겨져야 한다. 그 두 식에서의 나머지 인자는 n과 p이다. 이와같이 축퇴되지 않고 도펀트 원자들이 완전 이온화 되었다는 앞서 언급된 가정하에서는 두 개의 등식과 n과 p가 유도되는 두 개의 알려지지 않은 식이 있게 된다. np의 곱으로부터 시작하면 다음과 같이 쓸 수 있다.

식 2.26

식 2.25의 p를 식 2.26을 이용하여 제거하면

식 2.27

또는

식 2.28

을 얻는다. n에 대해 2차 방정식을 풀면

식 2.29a

와

식 2.29b

를 얻는다. 식 2.29에서는 단지 양의 근만이 나타나있는데 이는 물리적으로 캐리어 농도가 이보다 크거나 같아야하기 때문이다.

식 2.29는 일반적인 경우의 풀이이다. 실제 계산의 대부분에 있어서 이들 등식은 ND, NA 그리고 ni의 값들을 대입하기 전에 간략화될 수 있다.

(1) 진성 반도체. (NA = 0, ND = 0)  NA = 0이고, ND = 0이면, 식 2.29는 n = ni 와 p = ni 로 간략화 된다. n = p = ni는 진성 반도체의 평형상태의 캐리어 농도에 있어서 예측된 결과이다.

(2) ND-NA ≃ ND ≫ ni 또는 NA-ND ≃ NA ≫ ni 정도로 도핑된 반도체. 이것은 실제적으로 큰 관심이 되는 특별한 경우이다. Si에서의 의도하지 않게 들어간 도핑 정도는 조절된 도펀트의 첨가로 생긴 ND ≫ NA 또는 NA ≫ ND와 마찬가지이다. 더욱이 주된 도펀트의 도핑 농도(NA 또는  ND)가 거의 1014/cm3을 밑돌지 않는 반면에 상온일 때 Si에서의 진성캐리어 농도는 1010/cm3 정도이다. 이와같이 여기서 주로 다루어진 특수한 경우들은 실제로 자주 마주치게 되는 경우들이다. ND-NA ≃ ND ≫ ni라면 식 2.29a에서의 제곱근의 값은 ND/2로 줄어들게 되고

식 2.30a

식 2.30b

이된다. 마찬가지로

식 2.31a

식 2.31b

숫자로써 예를 들면 Si시료가 상온이 지속되며 ND = 1015/cm3 도너들로 균일하게 도핑되어 있다고 가정하면 식 2.30을 이용하여 n ≃ 1015/cm3과 p ≃ 105/cm3으로 빨리 결론맺게 된다.

(3) ni ≫ ｜ND-NA｜에서 도핑된 반도체. 주위 온도가 체계적으로 올라가게 되면 진성 캐리어 농도에서 단조증가하게 된다.(그림 2.20) 충분히 온도를 증가시키면 ni는 같아졌다가 전체 도핑농도를 초과한다. 만일 ni ≫ ｜ND-NA｜이면 식 2.29에서 제곱근은 ni, n ≃ p ≃ ni로 줄어든다. 다시말하면 ni ≫ ｜ND-NA｜인 충분히 높은 온도에서 모든 반도체들은 진성반도체가 된다.

(4) 보상된(compensated) 반도체. 식 2.29에서 알 수 있듯이 도너와 억셉터는 서로 상쇠하는 효과가 있다. 실제로 ND-NA = 0로 만듦으로써 진성 같은 반도체를 만들 수 있다. GaAs와 같은 물질에서는 성장된 결정에서 NA가 ND와 거의 비슷해질 수 있다. NA와 ND가 비슷하고 0이 아니면 그 물질은 보상되었다고 말한다. 만일 반도체가 보상되었다면 모든 캐리어 농도 표현 식에서 NA와 ND는 모두 다 제외될 것이다.

요약하자면, 식 2.29는 반도체가 축퇴되지 않고, 도펀트 원자들이 완전히 이온화 되었다면 캐리어 농도를 계산하는데 항상 사용될 수가 있다. 그러나 대다수의 실제 상황에 있어서 계산에 들어가기 전에 이 식들을 간략화 시키는 것이 가능하다. 식 2.29는 ｜ND-NA｜～ni인 단지 극히 드문 경우에 있어서 캐리어 농도를 계산하는데 사용된다. 실제로 잘 쓰이는 간략화된 관계식은 식 2.30과 2.31이다.

예제 2.5

문제 : cm3당 1014 붕소(boron)원자로 도핑된 Si시료가 있다.

(a) 300K일 때 이 Si시료의 캐리어 농도는 얼마인가?

(b) 470K일 때 캐리어 농도는 얼마인가?

풀이 : (a) 실리콘 내의 붕소는 억셉터이다. (표2.2) 그러므로 NA = 1014/cm3이다. 300K일 때 ni = 1.00×1010/cm3이고 주어진 NA는 ni보다 확실히 크다. 더욱이 ND의 도핑이 문제상에 없으므로 우리는 ND ≪ NA임을 알 수 있다. NA ≫ ni이고 NA ≫ ND이므로 식 2.31이 캐리어 농도 계산에 사용될 수 있다. p = NA = 1014/cm3, n = ni2/NA = 106/cm3

(b) 식 2.20으로부터 유도되듯이 470K에서 ni ≃ 1014/cm3이다. ni가 NA와 비견될만하므로 식 2.29는 적어도 하나의 캐리어 농도 계산에 사용될 것이다. (캐리어 농도중 하나만 알려져도 np곱을 이용하여 두 번째는 쉽게 계산할 수 있다.) 계산하면 p = NA/2 + [(NA/2)2 + ni2]1/2 = 1.62 × 1014/cm3 ; n = ni2/p = 6.18 × 1013/cm3

2.5.6 EF의 결정

에너지 대역도에서 정확한 페르미 준위와 관련된 지식은 자주 관심을 끈다. 예를 들면 진성 페르미 준위를 이야기할 때 우리는 Ei가 대역 간극의 중앙 근처에 위치한다고 이야기 한다. 그것은 대역간극에서 Ei의 정확한 위치를 아는데 아주 유용하다. 더욱이 축퇴되지 않은 반도체에 있어서 n과 p에 관한 계산식을 전개할 수 있다. 도핑된 반도체가 축퇴되지 않았건 축퇴되었든 간에 EF의 위치는 아주 중요하다.

어떤 주어진 상황에서 페르미 준위를 찾는 방법에 대해 생각해보기 전에 일반적인 관찰을 하는 것이 유용하다. 말하자면 식 2.19와 2.16[또는 더 일반적으로는 식 2.14]는 페르미 에너지와 캐리어 농도 사이에 1:1의 일치를 제공한다. 이와 같이 평형상태에서 3개의 변수(n, p, 또는 EF)중 어느 하나에 대해라도 계산을 했다면 나머지 두 변수를 항상 결정할 수 있게 된다.

(1) Ei의 정확한 위치. 진성 물질에서

식 2.32

이다. 식 2.16을 이용하여 식 2.32의 n과 p를 대치하고 EF = Ei라고 놓으면 다음 식을 얻는다.

식 2.33

Ei에 대해 풀면 다음과 같다.

식 2.34

그러나

식 2.35

이므로 다음과 같다.

식 2.36

식 2.36에 의하면 Ei는 mp* = mn*이거나 T = 0K일 때만 정확한 중앙간극에 위치한다. 상온에서의 더 실제적인 실리콘의 경우에는 표 2.1에서 mp*/mn* = 0.69, (3/4)kTln(mp*/mn*) = -0.0073eV. 그러므로 Ei가 중앙간극아래 0.0073eV에 위치한다. 비록 어떤 문제에 있어서는 잠재적인 문제가 되겠지만 중앙간극으로부터의 약간의 이탈은 보통 에너지 대역도, 기타 등 등을 그릴 때 무시된다.

(2) 도핑된 반도체들(축퇴되지 않고, 도펀트가 완전히 이온화됨). 축퇴되지 않고, 평형상태에 있으며, 도펀트가 완전히 이온화되어 일정한 온도가 유지된다고 가정한 도너와 억셉터가 도핑된 반도체의 페르미 준위의 일반적인 위치는 식 2.19로부터 쉽게 유도된다. 특히 EF-Ei에 대해 식 2.19를 풀면 다음을 얻을 수 있다.

식 2.37

특수한 문제에서의 간략화에 있어서 적당한 캐리어 농도의 풀이[식 2.29, 2.30, 2.31, 등등]는 EF의 위치를 결정하기 위하여 식 2.37에 대입된다. 예를들면 식 2.30a와 2.31a에 대하여 도너가 도핑된 반도체에서 n ≃ ND이고, 엑십터가 도핑된 반도체에서 p ≃ NA인 것이다. 식 2.37에 대입하게 되면 결과적으로 다음과 같다.

식 2.38a

식 2.38b

식 2.38로부터 페르미 준위는 도너 도핑이 증가하면 Ei 위의 에너지로 체계적으로 올라가고, 억셉터 도핑이 증가하면 Ei 아래의 에너지로 체계적으로 내려간다. 앞서 언급된 말을 잘 나타내주는 상온일 때의 Si에서의 정확한 페르미 준위의 위치가 그림 2.21에 나타나 있다. 또한 주어진 주위온도와 반도체 물질에 대해서 축퇴되지 않은 도너와 억셉터의 최대 농도, 물질이 축퇴되는 도핑 농도가 존재함에 유의하라. 상온일 때 Si에서의 축퇴되지 않는 최대 도핑 농도는 ND ≃ 1.6 × 1018/cm3과 NA ≃ 9.1 × 1017/cm3이다. 축퇴에 필요한 큰 Si도핑은 “축퇴”와 같은 용어인 “고농도 도핑(highly doped)”(또는 n+물질/p+물질)으로서 자주 사용된다.

마지막으로, 다음과 같은 질문이 떠오를 것이다. 물질이 축퇴되지 않았는지, 축퇴되었는지 확신할 수 없을 때 EF의 계산은 어떻게 해야 하는가? 만일 물질이 축퇴되었다고 알려지지 않았다면 항상 축퇴되지 않았음을 가정하고 적당한 관계식을 이용하여 EF를 계산한다. 만일 EF가 축퇴된 영역에서 축퇴되지 않은 공식으로부터 유도되었다면 물론 EF를 축퇴된 물질에서의 더 복잡한 유효한 공식을 이용하여 다시 풀어야 한다.

그림 2.21 300K일 때 Si에서 도핑 농도의 함수로 나타낸 페르미 준위. 실선으로 나타낸 EF선은 도너가 도핑된 물질에서는 식 2.38a를, 억셉터가 도핑된 물질에선 식 2.38b를 이용하여 계산되었다. (kT = 0.0259eV, 그리고 ni = 1010/cm3)

예제 2.6

문제 : 연습문제 2.5에서 주어진 각 조건에서 Ei의 위치를 결정하고 EF-Ei를 계산하고 Si시료에 대해서 자세한 에너지 대역도를 그려라. 470K에서 EG(Si) = 1.08eV이고 mp*/mn* = 0.71임에 유의하라.

풀이 : (a) 연습문제 2.5의 (a)에서 NA = 1014/cm3인 Si시료는 300K이다. 식 2.36을 이용하면 Ei가 중앙간극 아래 0.0073eV에 위치함을 알 수 있다. (300K일 때 Si시료에서의 Ei위치는 식 2.36에서도 볼 수 있다.) 다음으로 식 2.38b를 적용하면 다음을 알 수 있다.

식

Ei와 EF의 위치로부터 추측된 에너지 대역도가 그림 E2.6(a)에 보인다.

(b) 연습문제 2.5의 (b)에서 Si시료는 470K로 온도가 증가 되었다. 470K에서 mp*/mn* = 0.71이고 kT = 0.0405eV이므로 (3/4)kTln(mp*/mn*) = -0.0104eV이고, Ei는 중앙간극 아래 0.0104eV에 위치해 있음을 추측할 수 있다. 470K에서 NA가 ni와 비견될만하므로 EF의 위치를 계산함에 있어서 식 2.37이 사용되어야만 한다. 특별히 ni = 1014/cm3이고, p = 1.62 × 1014/cm3일 때

식

이다. 여기서 EF는 그림 E2.6(b)에서 보이듯이 Ei로부터 약간 벗어나 있다.

그림 E2.6

2.5.7 캐리어 농도의 온도 의존성

캐리어 농도의 온도 의존성은 이 장에서 여러면에 대하여 이미 여러번 언급되었다. 예를 들면 도펀트 움직임에 관한 2.3절의 설명은 반도체의 온도가 거의 T = 0K에서 상온으로 올라갈 때 이온화된 도펀트 영역의 증가와 관계된 다수 캐리어 농도의 증가를 설명하고 있다. 더욱이 조금 전의 작은 절에서는 진성 캐리어 농도 대 온도의 그래프(그림 2.20)와 충분히 높은 온도에서 모든 반도체들이 진성으로 되는 계산이(n → ni, p → ni) 포함되었다. 이 작은 절에서는 캐리어 농도에 대한 이야기를 마치면서 온도에 관계된 사실들과 온도에 따라 캐리어 농도가 어떻게 변하는지에 대한 더 넓고 많은 설명을 제공할 것이다.

그림 2.22(a)는 일반적인 농도 대 온도 의존성을 잘 보여주고 있는 인(phosphorus)이 도핑된 ND = 1015/cm3의 Si시료를 가정한 대표적인 다수 캐리어 농도 대 온도의 그래프이다. 그림 2.22(a)를 살펴보면 주어진 Si시료에서 대략 150K에서 450K까지의 넓은 온도 영역에서 n이 근사적으로 ND에 고정되어 있음을 알게한다. 이 n ≃ ND 또는 “외인성 온도 영역”은 대부분의 고체소자 디바이스의 평상적인 동작 영역을 이루고 있다. 100K이하 정도의 “얼려진 온도 영역”에서는 T → 0K일수록 n이 ND 아래로 급격히 떨어진다. 온도 영역의 완전 반대 끝인 “진성 온도 영역”에서 n은 ND 보다 더 위로 오르게 된다. T가 증가함에 따라 점근적으로 ni에 접근하게 된다.

방금 설명된 농도 대 온도 의존성을 양적으로 설명하자면 물질 내 평형상태의 캐리어 수가 두가지 매커니즘에 의해 영향을 받는다는 것을 기억하는 것이 중요하다. 도너 원자들로부터 전도대역에 주어진 전자들과 대역간극을 넘어 전도대역으로 여기된(Si-Si 결합을 깬) 가전자대역 전자는 모두 도너 도핑된 물질에서 다수 캐리어 전자 농도에 영향을 미친다. T → 0K인 온도에서 유효한 열적 에너지는 도너 영역의 5번째 전자를 해방시키고 대역 간극을 넘어 전자들을 여기 시키기에 불충분하다. 그러므로 그림 2.22(b)의 왼편에 보이듯이 T = 0K에서 n = 0이다. T = 0K 이상의 약간 증가된 온도의 물질에서는 “해동” 또는 도너 영역에 약하게 구속된 전자들의  일부를 자유롭게 한다. 그러나 대역에서 대역으로의 여기는 여전히 잘 발생하지 않으며, 그러므로 해동된 온도 영역에서 관찰되는 전자들의 숫자는 이온화된 도너들의 숫자와 같다. n = ND+. 온도를 계속 증가시키면 도너 영역에 약하게 구속된 거의 모든 전자들이 자유로워지고 n이 ND로 접근하며, 외인성 온도 영역으로 들어가게 된다. 외인성 영역을 거쳐가면서 더욱 더 많은 전자들이 대역간극을 넘어서 여기되지만 이런 방법으로 공급되는 전자들의 수는 ND아래에 머물게 된다. 물론 궁극적으로 대역간극을 넘어서 여기된 전자들은 같은 숫자가 되고, 그리고 더 많아지고, 그림 2.22(b)의 오른쪽에서 그려져 있듯이 마지막으로는 도너로부터 나온 고정된 전자들의 숫자를 압도하게 된다.

실제적으로는 대역간극이 넓을수록 가전자대역에서 전도대역으로 전자를 여기시키는데 더 많은 에너지가 필요하게 되고, 진성 온도 영역이 시작되는 온도가 더 높아지게 됨을 유의해야 한다.

그림 2.22 (a) 도핑된 반도체에서의 다수 캐리어 농도의 대표적인 온도 의존성. 이 그래프는 Si시료에서 ND = 1015/cm3의 인이 도핑되었다는 가정하에 그려졌다. ni/ND 대 T(점선)은 비교하기 위해 그려졌다. (b) (a)에서 보여진 농도 대 온도 의존성의 양적인 설명.

진성 농도 영역의 시작 온도가 대부분의 고체소자 디바이스의 보통 동작범위의 윗쪽 끝에 일치하기 때문에 GaAs 디바이스는 비슷하게 도핑된 Si 디바이스보다 더 높은 최고 온도에서 동작할 수 있다. 또 Si 디바이스는 Ge 디바이스보다 더 높은 최고 온도에서 동작하게 된다. 예를들어 최대 도핑 농도가 ND = 1015/cm3이라고 가정하면, 진성 온도 영역의 시작점은 근사적으로 ni = ND가 되는 온도일 것이고, 그림 2.20으로부터 최대 동작 영역은 Ge, Si, 그리고 GaAs에 대해 각각 385K, 540K, 그리고 > 700K로 추측될 것이다. 실제로 GaAs와 SiC(EG > 2eV) 디바이스는 높은 온도 영역에서 사용하도록 현재 개발 중이다.

2.6 요약과 결론

캐리어 모델링을 하는 과정에서 우리는 “휴식” 또는 평형상태 반도체 내의 캐리어들을 설명하고, 조사하고, 그리고 특징들을 살펴보았다. 이 장에서 언급된 많은 중요한 주제들은 두 개의 가시화된 모델을 포함하고 있다. 결합 모델과 에너지 대역 모델이다. 극히 유용한 에너지 대역 모델은 사실 모델, 그 이상이다. 그것은 말없이 이루어지는 의사소통의 정확한 방법을 제공하는 복잡한 기호 언어이다. 캐리어에 관계되어서 독자들은 여지껏 전자와 정공을 구와 같은 입자로 생각하며 성공적으로 이끌어왔다. 전자의 전하는 -q, 정공은 +q, 그리고 유효질량은 각각 mn*와 mp*였다. 독자는 진성 물질에서 캐리어 숫자는 서로 같으며 비교적 작다는 것을 알아야만 한다. 그러나 캐리어 농도는 특별한 불순물이나 도펀트들을 반도체에 넣음으로써 선택적으로 증가시킬 수가 있다.

도핑된 반도체의 캐리어 농도를 결정하는 문제를 이야기할 때 있어서 우리는 많은 수의 유용한 수학적 관계식들을 개발하고 유도하였다. 상태밀도 함수(식 2.6), 페르미 함수(식 2.7), n과 p의 축퇴되지 않는 대칭적 관계식(식 2.19), np의 곱(식 2.22), 전하 중성도 관계식(식 2.25), 그리고 상온의 대표적인 반도체에 적당히 간략화된 n과 p의 공식(식 2.30과 2.31)은 특별히 언급될만 하다. 언급된 식들과 몇 개의 또다른 식들이 표 2.4에 모여있다. 이들 관계식의 사용에 있어서 독자들은 “아무 생각없이 계산하는 것”을 주의해야 한다. 왜냐하면 반도체 문제들은 예외, 특별한 경우, 그리고 이상적이지 못한 상황이 많기 때문에 공식을 사용하는 사람들은 유도의 가정, 그리고 분석과 계산에서 사용된 모든 식들의 유효한계에 주의해야만 할 것이다. 정성적인 캐리어 관계식에 덧붙여 독자들은 각 에너지 대역에서, 진성 농도의 온도 의존성에서의 캐리어 분포에 대한 양적인 “느낌”, 그리고 도핑된 반도체에서의 다수 캐리어 농도의 대표적 온도 의존성에 대해서 잘 알고 있어야 한다.

마지막으로, 이 장에서 제공된 기술적인 용어와 중요한 파라미터 값들에도 약간의 주의를 기울여야할 것이다. 진성 반도체, 도너, 억셉터, 축퇴되지 않은 반도체, 페르미 준위 등의 용어는 반도체 디바이스에 대한 설명에서 다시 또 마주치게 될 것이다. 마찬가지로 300K의 Si에서 EG = 1.12eV와 ni = 1010/cm3과 같은 중요한 파라미터의 수치들은 부수적인 계산을 하는데 아주 용이할 것이다. 중요한 파라미터 값들은 새로 마주치는 양들이 상대적으로 작건 크건 간에 측정의 척도가 될 것이다.

표 2.4 캐리어 모델링 공식 요약

연습문제

표 2장 문제 정보 표

● 2.1 EG 대 T 계산.

온도가 올라가면서 팽창하게된 결정격자는 보통 원자간 결합의 약화를 초래하여 대역간극 에너지를 감소시킨다. 많은 반도체들에서 온도에 따라 변하는 언급된 대역간극 에너지의 변화는 경험상의 관계식에 의해 모델링된다.

식

여기서 α와 β는 실험 데이터에 가장 잘 맞는 상수를 취하였으며, EG(0)는 0K에서 대역간극의 제한되는 값이다. Si의 경우 다음 식을 이용하여 4자리의 유효숫자로 구해진다.

식

(a) Si에서 온도범위를 T = 0K에서 T = 600K까지 변화시킬 때 EG 대 T의 그래프를 그려라. 특히 300K 일 때의 EG값을 유의하라.

(b) T > 300K일 때 온도변화는 거의 선형적이다. 이 사실을 이용하여, 어떤 저자들은 다음식을 이용하였다.

식

이 간략화된 관계식이 어떻게 온도 영역에서 더 정확한 관계식과 비교되는가?

2.2 반도체를 위한 결합모델을 이용하여 다음을 시각화하여라. (a) 없어진 원자, (b) 전자, (c) 정공, (d) 도너, (e) 억셉터.

2.3 반도체를 위한 에너지 대역 모델을 이용하여 다음을 시각화하라. (a)전자, (b) 정공, (c) 도너 영역, (d) 억셉터 영역, (e) 온도가 0K로 낮추어져 감에 따른 얼려진 도너영역의 다수 캐리어 전자, (f) 온도가 0K로 낮추어져 감에 따른 얼려진 억셉터 영역의 다수 캐리어 정공, (g) 각 대역에서의 캐리어의 에너지 분포함수, (h) 진성 반도체, (i) n형 반도체, (j) p형 반도체, (k) 축퇴되지 않은 반도체, (l) 축퇴된 반도체.

2.4 GaAs를 위한 결합 모델이 그림 P2.4에 그려져 있다.

(a) 그림 P2.4에서 어둡게 칠해진 Ga와 As를 제거한 GaAs의 결합모델을 그려라. 힌트 : Ga와 As는 격자로부터 분리될 때 결합 전자들을 가져간다. 그림 2.4(a) 를 보면 Si격자로부터 원자하나를 제거했을 때의 결과가 나와있다.

(b) Ga과 As원자가 사라진 곳에 Si가 삽입됨을 보여주는 결합 모델을 다시 그려라.

(c) Si원자들이 Ga원자들 대신 들어갔을 때 GaAs는 p형이겠는가 n형이겠는가? 설명하라.

(d) Si원자들이 As원자들 대신 들어갔을 때 GaAs는 p형이겠는가 n형이겠는가? 설명하라.

(e) GaAs가 (ⅰ) Ga영역 혹은 (ⅱ) As영역에서 Si로 도핑되었을 때 GaAs의 에너지 대역도를 그려라.

그림 P2.4

2.5 γ가 임의의 상수일 때, 에너지 Ec와 Ec+γkT 사이의 전도대역에서 가능한 준위의 수/cm3의 식을 써라.

2.6 (a) 평형상태이고 T > 0K일 때, 만일 페르미 준위에 전자가 있다면, 전자준위가 점령될 확률은 얼마인가?

(b) 만일 EF가 Ec에 위치한다면, Ec+kT의 준위에서 전자를 찾을 확률을 결정하라. ( 숫자적인 답이 요구됨.)

(c) Ec+kT에서 준위가 채워져있을 확률은 Ec+kT에서 준위가 비워져 있을 확률과 같다. 페르미 준위는 어디에 위치하는가?

2.7 전도대역과 가전자대역에서의 캐리어 분포 또는 에너지 함수로서의 캐리어 수는 대역 끝에 가까운 에너지 준위에서 피크이다. (그림 2.16의 캐리어 분포 그림을 보아라.) 반도체가 축퇴되지 않았음을 보이기 위해서 캐리어 농도가 피크가 되는 에너지가 전도대역과 가전자대역 각각에 대해서 Ec+kT/2와 Ev-kT/2임을 보여라.

2.8  축퇴되지 않은 반도체에 있어서 전자분포 대 전도대역 내의 에너지의 피크값은 그림 2.16에 보듯이 Ec+kT/2일 때이다. 축퇴되지 않은 반도체에서 E = Ec + 5kT일 때 전자수를 피크에너지에서의 전자수의 비로 나타내라.

● 2.9 T = 300K로 유지되는 Si시료 내의 페르미 준위는 Ec-EG/4에 위치해 있다. 전도대역과 가전자대역 각각에서 전자와 정공의 분포(수/cm2-eV)를 에너지의 함수로서 계산하고 그려라.

● 2.10 전도대역에서 전자에너지 분포가 온도의 함수로서 어떻게 달라지는지 조사해보자.

(a) 반도체가 축퇴되지 않았다고 가정하고 n으로 나타내기 위해 식 2.16a를 이용하면 전체 전자농도에 의해 표준화된 전도대역에서의 전자분포는 다음과 같이 주어진다.

식

(b) T = 300K, 600K, 그리고 1200K에서의 온도에 대해 전도대역 대 E-Ec의 표준화된 전자분포를 계산하고 그려라. x축을 따른 분포값과(0 ≤ gc(E)f(E)/n ≤ 20eV-1) y축을 따르는 E-Ec(0 ≤E-Ec ≤ 0.4eV)를 하나의 좌표계에서 그려라. 결과에 대해 토론하라.

2.11 식 2.8b로부터 시작하여 지문에서와 비슷한 방법으로 식 2.14b와 2.16b에 이르는 중간단계와 설명을 나타내라.

2.12 가상적인 반도체의 전도대역에서 상태밀도가 다음과 같다.

식

(a) EF < Ec-3kT라고 가정하고, 가상적 반도체의 전도대역내의 전자분포를 그려라.

(b) 지문에서 제시된 방법을 따라, 식 2.14a와 2.16a와 비슷한 가상적 반도체 내의 전자농도 관계식을 세워라.

2.13 (a) 300K에서 2.5.1절의 식

식

을 증명하라. 단, Nc를 계산하기 위해 m* = mn*로 놓고, Nv를 계산하기 위해  m* = mp*로 놓는다. m0 = 9.109 × 10-31kg ; h = 6.625 × 10-34joule-sec ; 그리고 q = 1.602 × 10-19coul이다.

(b) 표 2.1에 기록된 유효질량의 값을 이용하여, 300K에서 Si, Ge, 그리고 GaAs의 Nc, Nv의 값을 표로 만들어라.

2.14 (a) 300K에서의 Ge의 상온 진성 캐리어 농도와 (ⅰ) Si과 (ⅱ) GaAs의 진성 캐리어 농도가 같아지는 온도를 결정하라.

(b) 반도체 A가 1eV의 대역간극을 가지고 B는 2eV의 대역간극을 가진다. 300K에서 두물질 내에서의 진성 캐리어 농도의 비 (niA/niB)를 구하라. 캐리어 유효질량의 차이는 무시될 수 있다고 가정하라.

● 2.15 그림 2.20에 그려진 Ge의 ni대 T의 곡선이 경험으로부터 얻어진 다음의 식으로부터 생성될 수 있음을 증명하라.

식

2.16 농도에 대한 질문들

(a) NA = 1015/cm3의 p형으로 균일하게 실리콘 웨이퍼가 도핑되었다. T ≃ 0K일 때 평형 상태의 정공, 전자농도는 무엇인가?

(b) N ≫ ni인 불순물 농도 N으로 반도체가 도핑되었고, 모든 불순물들은 이온화되었다. 또한, n = N이고 p = ni2/N이다. 불순물이 도너인가 억셉터인가? 설명하라.

(c) 300K의 평형 상태에서 Si의 전자농도는 105/cm3이다. 정공농도는 얼마인가?

(d) T = 300K로 유지되는 실리콘 시료에서 페르미 준위는 진성 페르미 준위 위로 0.259eV에 위치해 있다. 정공, 전자 농도는 얼마인가?

(e) 상온 가까이에서 평형인 축퇴되지 않은 게르마늄 시료에서 ni = 1013/cm3, n = 2p, 그리고 NA = 0이라고 알려져 있다. n과 Np를 결정하라.

2.17 다음과 같은 조건에서 균일하게 도핑된 Si시료 내부의 평형 상태인 전자와 정공 농도를 결정하라.

식

2.18 문제 2.17의 각각의 조건들(a에서 e)에서 Ei의 위치를 결정하고, EF-Ei를 계산하고, 그리고 Si 시료에 대해 에너지 대역도를 자세히 그려라. 주의 : 450K에서 EG(Si) = 1.08eV이고, 650K에서 1.015eV이다.

● 2.19 (a) 축퇴되지 않은 Si시료와 모든 불순물 원자들이 이온화되었다고 가정하고, 주어진 T(캘빈단위 온도), ND(cm-3), 그리고 NA(cm-3)의 입력을 받아 n, p, 그리고 EF-Ei를 계산하는 MATLAB 프로그램을 만들어라. 예제 2.4의 (a)에서 제공된 프로그램을 이용하여 특수한 T에서의 ni를 계산하라. 명령 윈도우로부터 입력값을 받기위해 MATLAB의 input함수를 이용하라.

(b) 문제 2.17과 2.18의 관계된 정답을 그 프로그램으로 검토하라.

2.20 지면에 의하면 상온에서의 Si의 축퇴되지 않은 최대 도너와 억셉터 도핑농도는 각각 ND ≃ 1.6 × 1018/cm3이고, NA ≃ 9.1 × 1017/cm3이다. 이를 증명하라.

● 2.21 그림 2.21과 비슷한 EF-Ei 대 NA 또는 ND의 그래프를 만들기 위한 컴퓨터 프로그램을 만들어라. 그 프로그램을 그 그림의 정확성을 증명하는데 사용하라. (프로그램을 개발하는데 MATLAB의 logspace함수를 사용하는 것이 편리할 것이다.)

2.22 GaAs에 대해 생각해보자.

(a) GaAs에 특히 잘 들어맞는, 그림 2.14와 비슷한 그림을 그려라. GaAs에서 mn* ≪ mp*임을 고려하여라.

(b) (a)번에서의 답에 근거하여 GaAs에서의 Ei가 중앙간극 위에 있을지 아래에 있을지 예측하고 설명하라.

(c) 상온(300K)에서의 GaAs내 진성 페르미 준위의 정확한 위치를 결정하라.

(d) 상온의 GaAs에서 축퇴되지 않는 최대의 도너와 억셉터 도핑농도를 결정하라.

2.23 Si 시료가 NA = 1014/cm3으로 도핑되었다.

(a) T → 0K일 때 페르미 준위의 근사적 위치를 구하는 정성적 방법을 제시하라.

●(b) 200K ≤ T ≤ 500K일 때 온도의 함수로서 물질내의 EF-Ei를 계산하고 그리기 위한 MATLAB 프로그램을 개발하라.

(c) 온도의 함수로서의 페르미 준위 위치의 일반적 변화의 관계에 대하여 논하라.

(d) NA = 1014/cm3에서 NA = 1018/cm3으로 급하게 10의 배수로 증가할 때 (b)에서의 프로그램을 실행시켜라. 관찰된 것을 요약하라.

(e) 만일 Si 시료가 억셉터 대신 도너로 도핑되었다면 앞서의 질문에 대한 대답이 어떻게 달라지겠는가?

3. 캐리어의 움직임

2장에서 제시된 “휴식” 또는 평형상태에서의 캐리어 모델링은 적당한 참고의 틀을 제공해 주기 때문에 아주 중요하다. 그러나 디바이스적인 측면에서는 평형상태에서 관찰되는 0인 전류는 별로 중요치 않다. 캐리어가 움직이게 하거나 전체 캐리어의 응답이 있는, 반도체가 교란되었을 때에만 반도체 내에서 그리고 밖에서 전류가 흐를수 있다. 바로 캐리어의 움직임이 이 장의 주된 관심사이다.

보통의 동작조건일 때 반도체 내에서 일어나는 3가지의 주된 캐리어 움직임은 표동, 확산, 그리고 재결합-생성이다. 이 장에서는 먼저 캐리어의 각 움직임들을 정성적으로 서술하고, 그리고나서 반도체 내에 흐르는 전류에의 움직임을 정량적으로 연관시킬 것이다. 특히 각 움직임들과 관계된 “움직임의 상수”가 강조될 것이고, 관계된 성질에 대한 부수적인 주제들로 넓혀 갈 것이다. 비록 각각 도입될 것이지만 다양한 종류들의 캐리어의 움직임은 주어진 반도체 내에서 동시에 발생하는 것으로 이해되어져야 한다. 그 다음으로 다양한 캐리어의 움직임을 수학적으로 합함으로써 캐리어 확동 이해의 공부의 최고조에 달할 것이다. 여기서 전기적 성질에 대한 디바이스의 문제를 풀 수 있는 초기의 기본적 공식들을 얻을 것이다. 마지막으로 풀이과정을 생각하고 부가적인 개념을 도입하기 위해 간단한 예제 문제들이 고려될 것이다.

3.1 표동 (Drift)

3.1.1 정의 - 시각화

표동의 정의는 가해진 전기장에 따른 전하를 가진 입자들의 움직임이다. 반도체 내에서 캐리어의 표동을 미세하게 보면 다음과 같이 서술될 수 있다. 그림 3.1(a)와 같이 반도체에 걸쳐서 전계 ℇ가 걸렸을 때 캐리어에 가해지는 힘은 +q로 전하를 가진 정공을 전기장 방향으로 가속하고, -q로 전하를 가진 전자들을 전기장의 반대방향으로 가속시킨다. 그러나 이온화된 불순물 원자들의 종류와 격자원자들의 충돌과 격자 원자들의 열적 교란에 의해 캐리어 가속이 방해 받는다.(캐리어가 뿔뿔이 흩어진다.) 그림 3.1(b)에 나타난 실제적인 결과는 전기장 방향을 따른 일반적인 캐리어 움직임이지만, 흩어진 모양에서는 가속의 주기적 모양과 부가적인 감속의 충돌등이 포함된다.

캐리어 하나의 단독적인 미세한 표동은 확실히 복잡하고 정밀히 분석하기에 너무나 지루한 것이다. 다행히도 평균이나 전체적인 캐리어의 움직임을 나타내는 거시적 물질들은 측정이 가능한 양들이다.

그림 3.1 캐리어 표동의 시각화. (a) 전계가 걸린 반도체 막대에서의 캐리어 움직임. (b) 마이크로 단위 혹은 원자 단위의 정공의 표동. (c) 거시적 단위의 캐리어 표동.

주어진 어떤 시간이든 모든 전자와 정공의 평균을 내면 각 캐리어 종류의 결과적인 움직임은 상수인 표동속도 vd로서 서술된다. 다른 말로 하면 거시적으로 볼 때 표동은 상수인 속도로 전기장에 평행하게 혹은 반대방향으로 움직이는 주어진 종류의 모든 캐리어들로서 도시화된다.

설명의 방법에 있어서 가해진 전기장에 의해 생기는 표동은 실제로 항상 상온의 움직임에 있는 캐리어에 부가된 것임을 확인하는 것이 중요하다. 전도대역의 전자들과 가전자대역의 정공들은 반도체 격자의 충돌을 통해 에너지를 얻거나 잃어서 평형상태 하에서의 고정된 상태에 머물지 않는다. 사실 평형상태 하에서 열적으로 관계된 캐리어 속도의 평균은 상온에서 빛의 속도의 1/1000 가량 된다. 그러나 그림 3.2와 같이 캐리어의 움직임은 완전히 예측불허이다. 그러므로 열적 움직임은 거시적으로 볼 때 평균이 0이며 전류흐름에 기여하지 않는다. 그래서 가정적으로 무시될 수 있다.

3.1.2 표동 전류

다음으로 캐리어 표동의 결과로 반도체 내에서 흐르는 전류의 분석학적 표현법을 개발해보자.

그림 3.2 캐리어의 열적 움직임.

그림 3.3 단면 A를 가진 바이어스된 p형 반도체 막대의 확장된 모습.

정의에 의하여

I(전류) = 전류흐름 방향에 대하여 직각인 선택된 임의의 평면을 단위시간에 지나가는 전하.

그림 3.3에 보이는 면적 A를 가지는 막대모양의 p형 반도체를 생각하고, 특히 막대안에 있는 평면에 수직으로 선택된 vd에 유의하면 다음과 같이 말할 수 있다.

vdt ․․․ vd에 수직한 평면으로부터 이 거리만큼 떨어진 모든 정공들은 t시간내에 평면을 지나             간다.

vdtA ․․․ 이 체적 내의 모든 정공들은 시간 t내에 평면을 지나간다.

pvdtA ․․․ 시간 t내에 평면을 지나가는 정공

qpvdtA ․․․ 시간 t내에 평면을 지나가는 전하

qpvdA ․․․ 단위 시간당 평면을 지나가는 전하

마지막에 제시된 양은 전류의 일반적 정의와 완전히 똑같다. 이와 같이

식 3.1

실제적인 문제에 있어서 식 3.1에 나타나는 단면적 A와 나머지 전류공식들은 종종 다루기가 어렵다. 더욱이 전류는 실제로는 확실히 벡터이나 일반적으로 스칼라 양으로 여겨진다. 이러한 결함은 전류밀도 J라고 알려진 관계된 파라미터를 도입함으로써 극복될 수 있다. J는 전류의 방향과 똑같은 방향을 가지고, 단위 면적당 전류의 크기(또는 J = I/A)와 똑같다. 직감적으로 정공표동과  관계된 전류밀도는 단지 다음과 같다.

식 3.2

가해진 전기장에 의해서 표동전류가 발생되기 때문에 한발 더 나아가 Jp｜drift를 가해진 전기장에 확실히 관련시키는 전류 관계식의 모양을 찾아보는 것이 합당하다. 이러한 목적으로, 그림 3.4에 표동속도 대 전기장의 그래프를 참고용으로 만들었다. vd가 높은 전기장에서는 포화되어 ℇ에 독립적이지만 낮은 전기장에서 ℇ에 비례함에 유의하라. 더 정확히는

식 3.3

이고, 실리콘에서 정공에 대하여 β ≃ 1이고 전자에 대하여 β ≃ 2이며, μ0는 낮은 전기장에서 vd와 ℇ 사이의 비례상수이고, vsat은 높은 전기장에서의 제한 혹은 포화속도이다. 식 3.2에서 높은 전기장의 제한인 vd는 vsat로 바뀌어지고, Jp｜drift는 ℇ-필드(전기장)의 의존성을 보이지 않는다. 실제로 관심사가 되는 낮은 전기장의 제한일 때는 특별히 정의되지 않으면 여기서는 vd = μpℇ(정공이면 μ0 → μp)로 가정하고 식 3.2에 대입하면 다음과 같다.

식 3.4a

비슷하게 전자에 있어서는 다음과 같다.

식 3.4b

각각 전자 이동도와 정공의 이동도로 알려진 μn과 μp는 항상 양의 숫자로 여겨진다. 비록 전자표동이 가해진 전기장(vd = μnℇ)에 반대일지라도, 음으로 충전된 입자에 의해 흐르는 전류는 표동 방향의 반대(Jp｜drift = -qnvd)임에 유의하라. 그림 3.4b에 나타나 있듯이 실제 결과는 가해진 전기장 방향의 전자전류이다.

3.1.3 이동도 (Mobility)

이동도는 표동에 의한 전자와 정공의 이동을 특징짓는 아주 중심이 되는 파라미터이다. 앞으로 밝혀질 것이지만 캐리어 이동도는 많은 디바이스의 동작을 특징짓는 중요한 역할을 한다. 그러므로 파라미터에 대한 일반적인 친숙도를 높이고, 앞으로의 참고에 중요한 도움이 되도록하기 위해 μn과 μp를 자세히 살펴보는 것이 적절하다.

표준단위 : cm2/V-sec

시료의 수치 : ND = 1014/cm3이고 NA = 1014/cm3으로 도핑된 Si에서 300K일 때 각각 μn ≃ 1360cm2/V-sec이고 μp ≃ 460cm2/V-sec이다. 보상되지 않은 높은 불순물도(ND 또는 NA ≤ 1015/cm3)인 GaAs에서 상온일 때의 이동도는 μn ≃ 8000cm2/V-sec이고 μp ≃ 400cm2/V-sec이다. 대부분의 반도체에서 주어진 도핑과 시스템의 온도에 있어서 μn은 μp보다 일반적으로 더 크다.

확산과의 관계 : 이동도라는 말은 일상적으로 일반적인 이동의 자유를 말한다. 비슷하게 반도체에 있어서도 이동도라는 파라미터는 결정 내에서 캐리어가 움직이기 쉬운 정도이다. 결정과의 충돌은 캐리어의 이동도를 떨어뜨린다. 다른 말로 하면, 캐리어 이동도는 반도체 내에서 일어나는 확산의 양에 반비례한다. 그림 3.1(b)에 보였듯이 축퇴되지 않은 도핑된 물질의 디바이스에서 우세한 확산 메카니즘은 주로 (ⅰ) 열적으로 여기된 원자들과의 충돌을 포함한 격자의 확산과 (ⅱ) 이온화된 불순물(즉 도너 혹은 억셉터 측면)의 확산이다. 격자 확산과 관계되어 강조되어야할 것은 캐리어 확산을 일으키는 격자 위치로부터의 원자 격자이동이 열적인 진동이라는 것이다.

비록 이동도와 확산이 연결된 양적인 관계식이 있긴하지만 μ = q<τ>/m*가 이미 개발되어 있다. 여기서 <τ>는 충돌이 없는 시간들의 평균이며 m*는 유효질량이다. 이동을 막는 충돌의 수가 늘어남에 따라 충돌사이의 충돌없는 시간의 평균이 줄어들게 되므로, 우리는 또한번 확산의 양이 μ와 반비례적으로 변함을 알 수 있다. 그러나 μ는 또한 캐리어의 유효질량에 반비례적으로 변한다. 즉 가벼운 캐리어일수록 움직이기가 쉽다. GaAs 내의 mn*는 Si 내의 mn*보다 아주 작다. 따라서 이는 GaAs 전자의 이동도가 더 높음을 설명해 준다.

그림 3.5 도펀트 농도의 함수인 상온에서의 캐리어 이동도. (a) Si에서 그리고 (b) Ge과 GaAs에서 μn은 전자 이동도이고, μp는 정공이동도이다.

도핑의존성 : 그림 3.5는 Si, Ge 그리고 GaAs 내의 관찰된 전자와 정공 이동도의 도핑 의존성을 보여준다. 모든 반도체들이 일반적으로 같은 의존성을 보인다. Si에서 근사적으로 1015/cm3이하의 낮은 도핑 농도에서 캐리어 이동도는 도핑 농도에 독립적이다. 1015/cm3정도로 과도하게 도핑된 경우, NA 또는 ND가 증가함에 따라 이동도는 단조적으로 감소한다.

그림 3.6을 보면 관찰되는 도핑 의존성은 비교적 간단하게 설명될 수 있다. 전기적인 분석으로 생각해보면, 각 확산 메카니즘과 저항을 연관시킬 수 있다. 이들 저항은 직렬연결이다. 충분히 낮은 도핑에서는 격자확산에 비해 이온화된 불순물의 확산의 양이 증가하고 캐리어 이동도는 감소하게 된다.

온도의존성 : 도핑된 Si에서의 전자와 정공 이동도의 파라미터로서의 온도의존성은 그림 3.7에 나타나 있다. NA나 ND가 ≤ 1014/cm3인 도핑에 있어서 온도가 감소함에 따라서 데이터들이 하나의 곡선으로 합쳐져가며 캐리어 이동도에 있어서 전력이 약간 증가할 뿐이다. 크게 보아 μn ∝ T-2.3±0.1이고 μp ∝ T-2.2±0.1이다. 아주 높은 도핑에 있어서는 온도가 낮아짐에 따라 캐리어 이동도의 증가가 있을 것이다. 그러나 그 비율은 점차 감소할 것이다. 사실 ND ≥ 1018/cm3인 실험적 데이터는 온도 T가 200K이하로 떨어질 때 μn의 감소를 보인다.

캐리어 이동도의 일반적인 온도의존성은 낮은 도핑이라는 제한이 있으면 비교적 설명하기가 쉽다. 도핑의존성에서 보았듯이 약간 도핑된 시료에서는 격자 확산이 우세한 확산 메카니즘이다.(RTOTAL ≃ RL) 시스템 온도를 낮추는 것은 반도체 원자의 열적 여기를 계속 낮추게되어 결과적으로 격자확산을 낮추게 된다.

그림 3.6 반도체에서의 확산의 전기적 분석. RL과 RI는 각각 격자 확산과 이온화된 불순물 확산으로 인한 움직임의 저항을 나타낸다.

그림 3.7 도핑 범위가 ≤ 1014/cm3에서 1018/cm3인 반도체 내에서의 (a) 전자와 (b) 정공 이동도의 온도 의존성

이 곡선들은 연습문제 3.1에서 제시된 실험적으로 맞춰진 관계식과 파라미터들을 이용하여 그려졌다. 곡선들에 나타나는 부분적 점선들은 유효범위 200K ≤ T ≤ 500K 밖의 약간 더 확장된 모습을 보여준다.

감소된 확산은 대체로 단순히 전력법칙의 의존성을 따른다. 격자 확산의 양에 반비례하기 때문에 온도가 음의 전력에 따라 변하듯이 대체로 약간 도핑된 시료의 이동도는 온도가 떨어짐에 따라 증가할 것으로 예상된다.

비교적 많이 도핑된 시료의 좀 더 복잡한 의존성은 이온화된 불순물 확산의 효과를 포함한다. 전기적 분석에 있어서 RI는 더 이상 무시될 수 없다. 더욱이 격자 확산(RL)이 온도 감소에 따라 감소하는 반면 이온화된 불순물의 확산(RI)은 온도감소에 따라 증가한다. 이온화된 불순물들은 온도에 따라 충전된 캐리어를 편향시키는데 효과적이 되고, 이에 따라 캐리어의 속도는 감소하게 된다. 이와같이 이온화된 불순물의 확산은 온도가 감소함에 따라(RTOTAL → RI) 전체 확산의 더욱 더 많은 비율을 차지하게 된다. 바로 이것이 비교적 많이 도핑된 시료의 이동도 기울기의 감소 대 온도 의존성을 설명해 주는 것이다.

예제 3.1

주어진 도핑과 온도에서 캐리어 이동도를 계산하는데 널리 사용되는 정확하게 실험적으로 일치하는 관계식이 있다. 그림 3.5와 3.7은 그러한 관계식을 이용하여 그려졌다. 계산을 위한 관계식은 대체로 이론적으로 추측되고 실험적으로 관찰된 일반적인 함수 의존성에 의하여 만들어진다. 그리고나서 관계식에서의 파라미터들은 가장 유효한 실험적 데이터와 잘 들어맞을 때까지 조절된다.

다수캐리어 이동도 대 상온에서의 도핑은 다음 식으로부터 계산된다.

식

여기서 μ는 캐리어 이동도(μn 또는 μp), N은 도핑농도(NA 또는 ND)이고, 다른 것들은 적당한 조절을 위한 파라미터들이다. 온도의존성을 구하기 위해서 다음의 식을 부가적으로 이용한다.

식

위 식에서 A는 μmin, μ0, Nref 또는 α를 나타낸다. A300은 300K에서의 값이며 T는 캘빈단위의 온도, 그리고 η는 온도지수이다. Si에 알맞은 파라미터 값들이 다음의 표에 나와있다.

표

문제 : (a) 인용된 식과 Si의 파라미터를 이용하여 1014/cm3 ≤ NA 또는 ND ≤ 1019/cm3일 때, μn 과 μp 대 NA 또는 ND의 log-log 단위 그래프를 그려라.

(b) NA 또는 ND가 1014/cm3에서 1018/cm3로 10단위로 변해갈 때 200K ≤ T ≤ 500K에서 μn 대 T와 μp 대 T의 log-log 단위 그래프를 그려라.

결과를 각각 그림 3.7(a)와 3.7(b)와 비교하라.

풀이 : (a) MATLAB 프로그램은 다음과 같다.

프로그램

앞의 프로그램을 실행시켜 얻은 결과는 그림 3.5(a)와 수치적으로 일치해야 한다.

(b) 독자가 직접 해보도록 남겨두었다.

3.1.4 저항률 (Resistivity)

저항률은 캐리어 표동과 밀접히 관련된 중요한 물질 파라미터이다. 정성적으로 저항률은 전류를 흐르게 하는 물질 고유의 저항치이다. “표준화된” 저항이라는 것은 물질의 모양에 의존하지 않는 저항을 말한다. 정량적으로 저항률(ρ)는 균일한 물질에 걸린 전기장과 그 물질의 단위 면적으로 흘러들어가는 전체 전류간의 비례상수로 정의된다. 즉,

식 3.5a

또는

식 3.5b

단, σ = 1/ρ는 물질의 전도도이다. 균일한 물질에서 J = Jdrift이고, 식 3.4의 도움을 받아

식 3.6

과 같이 된다. 그러므로 다음과 같다.

식 3.7

축퇴되지 않은, 도너가 도핑된 반도체가 ND ≫ ni, n ≃ ND이고, p ≃ ni2/ND ≪ n 일 때 외인성 온도영역에 머물러 있다. 이와 같이 일반적인 도핑과 이동도에 있어서 n형 반도체일 때 μnn + μpp ≃ μnND이다. 마찬가지로 p형 반도체일 때 μnn + μpp ≃ μpNA이다. 계속해서 상온 가까이에서 머물러 있는 Si 시료에서 마주치게 되는 식 3.7은 다음과 같이 간략화된다.

식 3.8a

그림 3.8 300K일 때 저항률 대 불순물 농도 (a) Si에서 그리고 (b) 다른 반도체에서 [(b)는 Sze[2], Ⓒ1981 by John Wiley & Sons, Inc.로부터]

그리고

식 3.8b

이다. 이동도 대 도핑 데이터와 연관되었을 때 식 3.8은 직접 측정할 수 있는 양인 저항률과 반도체 내부의 도핑 사이에 1:1의 대응을 제공한다. ρ 대 도핑을 결합한 그래프(그림 3.8)을 보면 사실 측정된 저항률은 NA 또는 ND를 결정하는데 쓰인다.

도핑을 결정하는데 필요로 하는 저항률의 측정은 수 많은 방법으로 얻어질 수 있다. 직접적인 방법으로는 반도체를 막대모양으로 만들고 막대 양 끝에 전압 V를 가하여 그림 3.1(a)와 같이 회로안에 들어가는 전류 I를 측정하고, 측정된 저항으로부터 ρ를 유출해 내는 방법이 있다. [R(저항) = V/I = ρl/A, 여기서 l은 막대의 길이이고 A는 단면이다.]

그림 3.8(b)

불행히도 이 직접적인 방법은 믿기가 어렵고, 낭비적이고(반도체 물질의 낭비), 그리고 디바이스 과정에 사용되는 웨이퍼에 적절하지 않은 방법이다.

실제로 널리 사용되는 측정방법은 4점 탐침법이다. 표준적인 4점 탐침법에서는 그림 3.9(a)에 보이듯이 탐침 4개를 동일 선상에 위치시켜 반도체의 표면과 맞닿게 한다. 알려진 전류 I가 바깥쪽 두 탐침들을 통해 흐르게 되면 거기서 안쪽 두 탐침 사이에 발생하는 전압 V를 얻게 된다. 반도체의 저항률은 다음으로부터 얻어진다.

식 3.9

여기서 s는 탐침에서 탐침간의 거리이고, Γ는 잘 정리된 “보정(crrection)”인자이다. 보정인자는 보통 시료의 두께와 반도체의 아래에 맞닿아 있는 절연체나 금속에 의존적이다.

그림 3.9 저항 측정법 (a) 4점 탐침법의 탐침 정렬, 위치 그리고 바이어스. (b) RF코일과 음파소자를 보여주고 있는 상용의 와전류기계. [(b)는 Schroder[6], Ⓒ1990 by John Wiley & Sons, Inc.로부터]

운영자에 의해 시료두께에 대한 보정인자가 자동적으로 계산되는 상용기구도 유효하다. 반도체 막대 측정법과는 달리 4점 탐침법은 확실히 실행하기가 쉽고, 4점 탐침 부근의 아주 얕은 표면 손상만을 유발하여서 웨이퍼의 측정에 아주 이상적이다. 비록 얕기는 하지만 표면의 손상으로 인해 고수율로 만들어지는 디바이스와 IC를 만들기위한 웨이퍼에서는 이 방법이 사용되지 않는다.

생각해볼 만한 두 번째 기술은 접촉이 없는 와전류 방법이다. 상용화된 와전류 기계의 모습이 그림 3.9(b)에 나타나있다. RF코일에 의해 여기된 페라이트(ferrite) 코어 가까이의 외면장(fringing field)이 존재한다. 만일 반도체 웨이퍼와 같은 전도성의 물질이 페라이트 코어에 가까이 위치하면 외면장은 전도성의 물질내에 와전류를 흐르게 한다. 그 전류의 흐름은 따라서 약간의 RF 전력을 흡수하게 된다. 전도성 물질의 면저항은 계산된 시스템에서의 전력소비를 측정함으로써 유추될 수 있다. 상용화된 기구인 초음파 발생기와 수신기는 웨이퍼의 두께를 그 상태로(in-situ) 측정할 수가 있다. 웨이퍼 위와 아래의 표면에서 튕겨져 나오는 초음파의 위상변화로 웨이퍼에 의해 점령된 체적의 값을 계산해낼 수 있다. 면저항과 웨이퍼 두께의 곱이 웨이퍼 저항률을 나타낸다.

3.1.5 대역의 휨 (Bound Bending)

앞서 나온 에너지 대역도에서 우리는 x좌표의 위치에 관계없이 독립적으로 Ec와 Ev를 그려왔다. 물질내에 전기장(ℇ)이 존재할 때 대역 에너지는 위치의 함수가 된다. 에너지 대역도에서 Ec와 Ev의 위치에 따른 변화는 그림 3.10(a)에서 예시되었으며 “대역의 휨”으로 널리 알려져 있다.

반도체 내의 전기장과 유도된 대역의 휘어짐과의 정확한 관계를 알아보기 위해 조심스럽게 에너지 대역도를 다시 살펴보자. 그림 3.10(a)에서 강조되었듯이 대역도 그 자체는 반도체 내의 위치의 함수로 나타내진 허용된 전자에너지의 그림이다. 여기서 E의 상승은 전자 전체에너지로서 이해된다. 나아가 우리는 이전의 설명에서 만일 정확히 EG의 에너지가 원자-원자간 결합을 깨뜨리기 위해 가해졌다고 했을 때 생성되는 전자와 정공의 에너지는 각각 Ec와 Ev가 됨을 알고 있다. 반면에 EG의 과도한 에너지의 흡수는 격자 내에서 빠른 속도로 돌아다니고 있는 캐리어인 전자의 에너지를 Ec이상으로, 그리고 정공의 에너지를 Ev이하로 되도록 할 수 있을 것이다. 그러므로 우리는 E-Ec를 전자의 운동에너지(K.E.)로 Ev-E를 정공의 운동에너지로 해석할 수 있게 된다.[그림 3.10(b)] 더욱이 전체 에너지는 운동에너지와 위치에너지(P.E.)의 합과 같으므로, 그림 3.10(c)에 나와있듯이 Ec에서 에너지 참고준위(Eref)를 빼준 값은 전자의 위치에너지(P.E.)와 같아진다. (반드시 유의할 것은 위치에너지가 임의적이며, 위치에 의존적인 참고에너지 Eref는 어떤 편리한 값으로 선택될 수 있다는 것이다.)

위치에너지는 반도체 내의 전기장과 에너지 대역에서의 위치변화를 관계시켜주는 역할을 한다. 특별히 보통의 동작조건이라고 가정하면, 즉 자기장, 온도변화, 그리고 응력에 의한 효과가 무시할만 하다면, 존재하는 전기장에 의한 힘만이 캐리어의 위치 에너지를 변화시킬 수 있다.

그림 3.10 반도체 내의 대역의 휘어짐과 정전계의 변수들 간의 관계: (a) 대역의 휨을 보여주는 에너지 대역도의 예; (b) 캐리어 운동에너지의 구분; (c) 전자위치 에너지의 설명; (d) 정전계의 위치와 그리고 (e) (a)의 에너지 대역도로부터 유추된 전기장 대 위치의 의존성

사실, 기초적인 물리에서 그러한 조건에서의 -q로 충전된 입자의 위치에너지는 주어진 위치에서 단순히 다음 식으로 정전위치에너지 V와 관련된다.

식 3.10

앞서의 결론에서

식 3.11

이므로, 다음이 성립한다.

식 3.12

더욱이 정의에 의해서

식 3.13

또는 1차원에서

식 3.14

결과적으로 다음과 같다.

식 3.15

식 3.15의 마지막 항은 Ec, Ev, 그리고 Ei가 부가적인 상수만이 다름을 보여준다.

그림 3.10(a)와 다른 에너지 대역도에서의 대역의 휘어짐과 관련된 일반적인 정전 변수들의 유추방법이 앞선 공식화 과정에서 제시되었다. 식 3.12를 이용하거나 그림 3.10(a)의 Ec(x)를 단순히 거꾸로 해줌으로써 그림 3.10(d)에서 나타난 V 대 x의 의존성을 얻을 수 있다.[위치 에너지와 같은 정전위치에너지는 임의적임을 유의하라. - 그림 3.10(d)의 그림은 반도체 내의 물리적 환경을 조절할 필요없이 전압축을 따라 위 또는 아래로 옮겨갈 수 있다.] 마지막으로 식 3.15의 기울기로 그림 3.10(e)에 보이는 ℇ 대 x축의 그래프를 그려줄 수 있다.

요약하자면 독자는 에너지 대역도가 반도체 내의 정전위치에너지와 전기장을 관계짓는 정보를 가지고 있다는 사실을 알아야만 한다. 더욱이 반도체 내의 V와 ℇ 의존성의 일반적인 모습은 거의 직관적으로 얻어질 수 있다. V 대 x의 관계식을 유추하기 위해 단지 Ec(또는 Ev 또는 Ei) 대 x의 관계를 “뒤집으면” 된다.; 일반적인 ℇ 대 x의 의존성을 결정하기 위해서는 단지 위치의 함수로서의 Ec(또는 Ev 또는 Ei)의 기울기를 보면 된다.

예제 3.2

문제 : 다음의 에너지 대역도를 생각해보자. 반도체를 300K에서 유지되는 Si이라고 가정하고 x = ±L에서 Ei - EF = EG/4이고, x = 0에서 EF - Ei = EG/4라고 하자. 에너지 참고 준위인 EF의 결정과 대역도에서 여러점의 캐리어 구분에 유의하라.

그림

(a) 반도체 내에서의 정전위치에너지(V)를 x의 함수로 그려라.

(b) 반도체 내에서의 전기장(ℇ)을 x의 함수로 그려라.

(c) 대역도의 전자와 정공의 운동에너지와 위치에너지를 확인하라.

(d) 반도체에서 x > L일때의 저항률을 결정하라.

풀이 : (a) V 대 x의 관계식은 Ec(또는 Ei 또는 Ev)를 뒤집어준 꼴의 똑같은 함수를 가진다. 만일 임의의 참고전압이 x = L일 때 V = 0라면, 다음에 그려져있는 것처럼 V 대 x의 의존성을 나타낼수 있다.

그림

(b) 전기장 ℇ은 대역의 기울기에 비례한다.

그림

(c) 전자에 있어서 K.E. = E - Ec이고, P.E. = Ec - Eref = Ec - EF이다. 정공의 전체 에너지는 대역도의 아래로 내려갈수록 증가되므로 정공에 있어서 K.E. = Ev - E이고, P.E. = Eref - Ev이다. 물론 에너지 차이는 같은 x일 때 계산되었다. 유추된 K.E.와 P.E.는 다음의 표에 요약되어 있다.

표

(d) x >L인 지역에서 Ei - EF = EG/4 = 0.28eV이고,

식

그림 3.5(a)로부터 μp = 459cm2/V-sec를 유출해내고, 그러므로

식

또 다른 방법으로 그림 3.8(a)의 Si 저항률 그림을 사용하여도 마찬가지 결과 ϱ ≃ 25 ohm-cm를 얻는다.

3.2 확산 (Diffusion)

3.2.1 정의 - 시각화

확산은 입자들의 불확정적인 열에 의한 움직임의 결과로 퍼져나가거나 재배치되는 경향에 의해 거시적 관점에서 보면 높은 입자밀도의 영역에서 낮은 입자밀도의 영역으로 입자들이 이동해가는 과정을 말한다. 확산과정은 입자들이 균일한 분포가 될 때까지 계속적으로 진행된다. 알아두어야할 것은 확산하는 실체가 전하를 가지고 있을 필요가 없다는 것이다. 확산과정을 가능케하는 것은 열적 움직임이지 입자간의 척력이 아니다.

일상에서의 확산의 예를 들기 위해 열려진 향수병이 방의 한 구석에 놓여있다고 가정하자. 공기의 흐름이 없다하더라도 예측할 수 없는 열적인 움직임에 의해 향수 분자들은 비교적 짧은 시간 내에 분자간 충돌로 인하여 방안 구석구석 균일하게 퍼질 것이다.

확산과정을 좀 더 자세히 이해하기 위하여 다음으로 간단한 가정된 시스템을 이용하여 미소단위의 과정을 가상적으로 살펴보자. 우리가 관찰하고자하는 시스템은 1024개의 움직일 수 있는 입자들과 4개의 간막이가 있는 1차원적인 상자이다.(그림 3.11) 상자안의 입자들은 어떤 법칙을 가진다. 즉, 열적 움직임이 매 τ초마다 주어진 간막이 내의 모든 입자들을 이웃한 간막이로 이동하게 한다. 움직임의 예측불허한 성질을 생각해 볼 때, 각각의 입자들은 왼쪽과 오른쪽으로 이동할 확률이 똑같다. 입자들이 왼쪽이나 오른쪽으로 이동하려고 하면서 “외부벽”을 치게 되어 다시 원래 위치로 돌아오게 된다. 결국 t = 0 일 때 모든 입자들이 가장 왼쪽 간막이에 제한되어 있다고 가정한다.

그림 3.1은 시간의 함수로서 1024개의 입자 시스템의 과정을 보여준다. t = τ 일 때 원래 간막이 1에 있는 1024개의 입자들 중 512개가 오른쪽으로 이동하여 간막이 2에서 머물게 된다. 남아있는 512개의 입자는 왼쪽으로 이동하려다 다시 가장 왼쪽 간막이로 되돌아 온다. 결과적으로 τ초후 간막이 1과 2에 각각 512개의 입자들이 존재하게 된다. t = 2τ 일 때 간막이 2의 256개의 입자들이 간막이 3으로 이동해가고 나머지는 간막이 1로 되돌아 간다. 그동안 간막이 1의 256개의 입자가 간막이 2로 이동하고 나머지 256개는 왼쪽 벽에 부딪혀 되돌아 온다. 2τ초가 지난후 그 결과는 간막이 1에 512개의 입자, 간막이 2, 3에 각각 256개의 입자가 존재하게 되는 것이다. 3τ초와 6τ초 후의 시스템 상태가 역시 그림 3.11에 나타나 있으며, 마찬가지 방법으로 유추될 수 있다. t = 6τ가 되었을 때 한때 가장 왼쪽 간막이에 구속되어 있던 입자들이 상자 전체에 거의 고르게 분포하게 된다. 그러므로 그 다음의 상태를 고려할 필요가 없게 된다.

반도체에 있어서 미소단위의 확산과정은 확산 입자의 예측불허의 움직임이 3차원이라는 점과 간막이가 쳐있지 않은 점을 제외하고는 가정된 시스템에서 발생하는 것과 비슷하다. 거시적 단위의 전체 확산 효과는 가정된 시스템과 반도체에서 정확히 일치한다. 전체 이동은 높은 입자밀도 지역에서 낮은 입자밀도 지역을 향해 발생한다.

그림 3.11 가정된 1차원 시스템에서의 미소단위 확산. 화살표 위의 숫자들은 주어진 간막이에서의 입자수를 가리킨다. 가장 오른쪽에 관찰시간이 열거되어 있다.

반도체 내에서 움직이는 입자들-전자와 정공-은 충전되어 있으므로 그림 3.12와 같이 확산에 관계된 캐리어 이동은 입자 전류를 생성한다.

그림 3.12 거시적 단위의 전자와 정공 확산의 도식화

예제 3.3

아래에 열거되어 있는 “Diff Demo”라는 파일은 확산 과정의 가시화를 돕기 위해 쓰여졌다. 이 프로그램은 지면에서 쓰여진 비슷한 1차원 입자 시스템의 유사한 에니메이션이다. 프로그램에서 y=[ ]문은 초기값, 관찰되는 이동의 최대 수 N, 그리고 이동시간 간의 간격을 조절하는 pause문의 수를 제어한다.

프로그램

문제 : (a) 이 프로그램을 컴퓨터에 입력하거나 디스크에 제공된 복사본을 입력하라. 프로그램을 실행시켜라.(매킨토시 컴퓨터의 command-period나 IBM 기종의 break는 끝나지 않은 프로그램을 정지시킬 수도 있다.

(b) 초기조건을 바꾸어 t = 0에서 모든 캐리어가 가운데 상자에 모여 있도록하여 프로그램을 다시 실행시켜라.

(c) 초기에 입자가 존재하는 상자가 하나 이상일 때 그리고 pause문의 수를 바꿔가면서 실험하라. 입자가 있는 상자를 증가시키며 실험하는 것도 가능하다.

풀이 : 결과의 예가 그림 E3.3에 있다.

그림 E3.3

3.2.2 고온 점 프로브 측정 (Hot-Point Probe Measuremnet)

확산에 관련된 전류식을 세우기전에 약간 빗나간 이야기이지만 간단하게 고온 점 프로브 측정을 생각해보자. 고온 점 프로브 측정은 반도체가 n형인지 p형인지 빨리 결정하기 위한 일반적 기술이다. 실제로 반도체의 형을 아는 것은 디바이스 프로세싱에 있어서 필수적이며 저항률 측정으로부터 도핑 농도를 결정하기 전에도 반드시 알아야만 한다.(그림 3.8을 참조) 고온 점 프로브의 형을 결정짓는 실험은 동시에 확산과정의 중요한 예를 제공하므로 여기서 고려되었다.

그림 3.13(a)를 살펴보면, 고온 점 프로브 측정에 필요로하는 장비는 고온 점 프로브, 저온 점 프로브, 그리고 0이 중심인 밀리 암페어 단위의 전류계이다. 고온 점 프로브는 나무태우는 공구나 단순한 용접된 철로 만들어 진다. 저온 점 프로브는 대개 작은 멀티미터의 전기 프로브의 모양이다.

그림 3.13(b)에 고온 점 프로브 측정이 어떻게 이루어지는지에 대한 간략화된 설명이 나와있다. 프로브의 접촉 부근에서 가열된 프로브는 늘어난 숫자의 더 높은 에너지 캐리어를 발생시킨다.

그림 3.13 고온 점 프로브 측정. (a) 필요로하는 장비. (b) 측정이 어떻게 이루어지는지에 대한 간략화된 설명

이 높은 에너지의 캐리어들은 p형 물질인 경우에 대부분 정공일 것이고, n형 물질인 경우 전자일 것이다. 다른 곳에서보다 가열된 프로브 근처에서 더 높은 에너지의 캐리어들이 반도체 웨이퍼 전체에 퍼지기 위해서 확산될 것이다. 전체적인 효과는 p형 물질에 있어서 고온 점 프로브 부근의 정공의 부족이나 전체적으로 음 전하를 띄는 것, 그리고 n형 물질 내 가열된 프로브 가까이에서는 양전하가 모이는 것이다. 따라서 0이 중심인 전류계는 p형이냐 n형 물질이냐에 따라서 다른 방향을 가리킨다.

3.2.3 확산과 총 전류

확산 전류

확산과정을 정의함에 있어서 그리고 확산의 예를 언급함에 있어서 우리는 확산과 입자수에 있어서의 공간적 변화의 직접적인 관계를 강조하려고 하였다. 확산이 일어나기 위해서는 다른 곳에서 보다 한 곳에서 더 많은 확산할 입자들이 존재해야 하거나 수학적 용어를 이용하자면 0이 아닌 농도 경사도(gradient)를 가져야만 한다.(정공에 있어서 Dp ≠ 0, 전자에 있어서 Dn ≠ 0) 더욱이 이론적으로 농도 경사도가 크면 클수록 입자의 더 큰 흐름이 예상된다. 사실 확산과정의 양적인 분석은 앞서 말한 것을 확신시켜주며 Fick의 법칙으로 알려진 식을 유도한다.

식 3.16

여기서 ℱ는 입자의 흐름에 수직인 평면을 가로지르는 흐름 혹은 입자들/cm2-sec이며, η는 입자농도, 그리고 D는 확산계수로서 양의 비례인자이다. 전자와 정공에 의한 확산전류 농도는 캐리어 흐름에 캐리어 전하를 곱함으로써 간단히 얻어질 수 있다.

식 3.17a

식 3.17b

비례상수 Dp와 Dn은 cm2/sec의 단위로서 각각 정공과 전자 확산계수로 알려져 있다.

등식 3.17을 살펴보면 거시적 관점의 확산전류의 도식화인 그림 3.12와 일치하는 등식들로부터 전류방향이 유도되고 있다. 그림 3.12의농도 경사도가 양인 경우에 있어서(그림의 1차원의 경우 dp/dx > 0 이고 dn/dx > 0 이다.) 정공과 전자 모두 -x방향으로 확산할 것이다.

총전류

반도체 내에서의 총전류 또는 전체전류는 표동과 확산의 결합된 결과이다. 식 3.4와 식 3.17의 n과 p의 각 식을 더하면 다음을 얻는다.

식 3.18a

식 3.18b

그러므로 반도체 내에서 흐르는 총 입자전류는 다음으로부터 계산된다.

식 3.19

위에서 두줄로 그려진 것은 총-전류관계식의 중요성을 강조하는 것이다. 이 식들은 디바이스 분석의 다수에 직접 또는 간접적으로 사용되는 식들이다.

3.2.4 확산계수 / 이동도 관계

확산과 관계된 움직임의 상수인 확산계수는 확산에 의한 캐리어 움직임을 규정짓는 확실히 중요한 파라미터이다. 확산계수의 중요성으로부터 3.1.3절에서 보였던 이동도에 병행하는 비교적인 특성을 더 생각해 볼 것을 예측할 수 있었을 것이다. 다행히도 D와 μ는 모두 관계되어 있어서 더 깊게 조사할 필요는 없을 것이다. Einstein 관계식으로 알려진 연결 공식을 세우는 것만이 필요할 뿐이다.

Einstein 관계식을 유도함에 있어서 평형상태하의 불균일하게 도핑된 반도체를 생각해보자. 불균일 도핑과 평형상태에 관계된 특수한 사실들이 유도에서 사용되었다. 그들 자신만으로도 중요한 이 사실들은 유도과정전에 언급된다.

페르미 준위의 불변성

축퇴되지 않고, 불균일하게 도핑된 n형 반도체 시료에서 도핑농도가 위치의 함수로서 변한다고 가정하자. 우리가 생각하는 구체적인 예가 그림 3.14(a)에 보여지고 있다. 평형상태가 우세하다고 가정하면, 시료를 규정짓는 에너지 대역도는 그림 3.14(b)에 그려진 것과 같은 모양일 것이다. 2장에서 균일하게 도핑된 n형 반도체 내의 페르미 준위는 도너 도핑이 규칙적으로증가했을때(그림 2.21을 보라) 점점 더 Ec에 가깝게 이동함을 알 수 있다. 이 사실과 마찬가지로 그림 3.14(b) 대역도에서 x = 0에서 x = L로 감에 따라 Ec가 EF에 가깝게 그려져 있다. 그러나 대역도는 새로운 정보를 사용하지 않고는 완성될 수 없다. 특히,

평형상태하에서 dEF/dx = dEF/dy = dEy/dz = 0 이다. 즉 물질이나 가까이 접촉된 물질들의 집합에서의 페르미 준위는 위치의 함수로서 변화하지 않는다.

페르미 준위의 불변성은 평형상태의 에너지 대역도의 수평선으로서 나타낸다.

그림 3.14 불균일하게 도핑된 반도체 ; (a) 위치에 따라 도핑이 변한다고 가정. (b) 이에 일치하는 평형상태의 에너지 대역도

페르미 에너지의 위치 의존성은 같은 에너지를 갖는 허용된 준위 사이의 캐리어 이동에 의해서 유도된다. 그러나 에너지 대역에서 가까운 위치여야 한다. 결론적으로 주어진 에너지에서의 점유확률 f(E)는 평형상태 하에서 시료 어디에서나 항상 같은 값을 가져야만 한다. 만일 그렇지 않다면 캐리어들은 아마도 준위 사이에서 옮겨다니기 쉬워질 것이고, 결과적으로 전체적인 전류가 생성되게 된다. 전체 전류의 존재는 구체화된 평형상태와 일치하지 않는다. f(E)에 대한 식 2.7을 참조하면 페르미 준위가 위치에 독립적이기 위하여 페르미 함수가 일정하게 됨을 알 수 있다.

평형상태 하의 전류 흐름

평형상태 하에서 전체 전류는 물론 이상적으로 영이 된다. 평형상태 하에서 전자와 정공의 움직임은 완전히 흡수되기 때문에 전자와 정공의 전류밀도, JN과 JP는 독립적으로 소멸된다. 그러나 식 3.18에서 JN = JP = 0으로 놓으면 주어진 캐리어와 관련된 표동과 확산 전류는 단지 같은 크기에 정반대의 극성을 필요로 한다는 결론이 도출된다. 사실 ℇ = 0 그리고 ▽n = ▽p = 0 일때만 평형상태 하에서 표동과 확산의 요소가 사라지게 된다.

소멸되지 않은 평형전류 요소를 구체적으로 설명하기 위해 그림 3.14의 불균일하게 도핑된 반도체 시료의 분석으로 돌아가자. 그림 3.14(a)에 그려진 도펀트의 변화는 상당히 큰 전자농도의 경사도를 생성시킨다. +x 방향으로 흐르는 전자확산 전류는 시료 내에서 존재한다. 더욱이 그림 3.16(b)의 대역도에 그려진 대역의 구부러짐은 -x 방향으로 “생성된” 전기장의 존재를 암시한다. 표동과 확산 요소는 반대 극성임에 유의하라. 평형상태가 우세하다고 가정하면, 그 요소들은 같은 크기를 가져야 한다. 사실 불균일한 도핑에 의해 유기되는 캐리어의 확산하는 성향에 반대되는 전계가 반도체 내에서 발생하게 된다. 여기서 중요한 점은 아무리 평형상태라 할지라도 불균일한 도핑은 캐리어 농도의 경사도, 전기장의 형성 그리고 0이 아닌 전류를 발생시킨다는 것이다.

Einstein 관계식

앞서 설명에 있었듯이 Einstein 관계식으로 알려진 D와 μ의 연결 공식을 유도할 수 있게 되었다. 유도 과정을 간단히 하기 위해서 우리는 1차원에 대해서만 생각할 것이다. 분석할 시료는 축퇴되지 않은 평형상태 하의 불균일하게 도핑된 반도체라고 가정한다. 평형상태 하에서 전체 캐리어 전류가 이론적으로 0이 됨을 참조하고 전자에 대하여 초점을 맞추면 다음과 같은 사실을 말할 수 있다.

식 3.20

그리고

식 3.21

그리고

식 3.22

더욱이 dEF/dx = 0 에서(평형상태 하에서 페르미 준위의 불변성에 의하여)

식 3.23

이다. 식 3.23의 dn/dx를 식 3.20에 대입하고 결과를 약간 수정하면 다음을 얻을 수 있다.

식 3.24

ℇ ≠ 0(불균일한 도핑의 연속)에 의하여 식 3.24로 부터 다음을 따른다.

식 3.25a

정공에 대해서도 비슷하게

식 3.25b

비록 평형상태라는 가정하에 유도되었지만 비평형상태에서도 유효한 더 유도하기 힘든 관계식을 보일수 있다. 그러나 축퇴되지 않았다는 제한은 계속 적용된다. 축퇴된 물질까지 확대되면 식 3.25가 약간 수정된 모습일 것이다. 페르미 준위의 위치에 따른 불변성과 불균일하게 도핑된 평형상태 하의 반도체 내의 상황같은 전제적인 결론들도 아주 중요함을 알아야 한다. 숫자값들에 관련되어서 kT/q는 전압이며 상온(300K)에서 0.0259eV와 같음에 유의하라. 상온이 유지되는 ND = 1014/cm3인 Si 시료에서 DN = (kT/q)μn = (0.0259)(1358cm2/V-sec) = 35.2cm2/sec. 마지막으로 Einstein 관계식은 D/μ가 kT/q와 같이 상응되므로 기억하기 쉬운 등식들 중의 하나이다. 이것은 역수가 되어도 마찬가지이다. 즉 μ/D가 q/kT와 같다.

† 상온에서 kT = 0.0259eV = (1.6×10-19)(0.0259)joule.

이와같이 kT/q = (1.6×10-19)(0.0259)/(1.6×10-19)joule/coul = 0.0259V

예제 3.4

문제 : 여기서 우리는 연습문제 3.2에 나와있는 에너지 대역도로 보여지는 반도체 시료의 분석을 계속하겠다.

(a) 반도체가 평형상태 하에 있다. 이 사실을 어떻게 주어진 에너지 대역도에서 유추할 수 있는가?

(b) x = ±L/2에서 전자 전류밀도(JN)와 정공 전류밀도(JP)는 얼마인가?

(c) 시료 내에서의 n과 p대 x를 대략적으로 그려라.

(d0 x = ±L/2에서 전자 확산전류가 존재하는가? 주어진 위치에서 확산전류가 존재한다면 전류방향을 보여라.

(e) 연습문제 3.2에 제시된 전기장의 풀이를 유의할 때 x = ±L/2에서 전자 표동전류가 존재하는가? 주어진 위치에서 표동전류가 존재한다면 전류의 흐름의 방향을 보여라.

(f) 반도체의 x > L인 영역에서 정공 확산계수(Dp)는 얼마인가?

풀이 : (a) 페르미 준위가 위치에 따른 함수일 때 불변하므로 반도체는 평형상태이라고 말할 수 있다.

(b) x = -L/2와 x = +L/2 위치에서 모두 JN = 0이고  JP = 0이다. 평형상태 하에서 전자와 정공의 전체 전류는 어디서나 항상 0 이다.

(c)                                         식

그리고

식

이므로 다음과 같다.

그림

(d) x = -L/2와 x = +L/2 모두에서 전자의 확산전류가 존재한다. 질문에서 언급된 위치에서 dn/dx ≠ 0 임에 유의하라. dn/dx > 0 일 때 x = -L/2에서 JN｜diff가 +x 방향으로 흐른다.  반대로 dn/dx < 0 일 때 x = L/2에서 JN｜diff는 -x방향으로 흐른다.

(e) x = -L/2과 x = +L/2 모두에서 전자의 표동전류가 존재한다. x = ±L/2에서 n과 ℇ는 모두 0이 아니므로 JN｜drift = qμnnℇ ≠ 0이다. 전류의 표동성분은 항상 전기장과 같은 방향을 갖는다. 즉 JN｜drift는 x = -L/2에서 -x방향이고, x = +L/2일 때 +x방향이다. 전류의 표동요소는 당연히  전류의 확산요소와 상쇄되어 평형상태에서 JN = JN｜drift + JN｜diff = 0이 된다. 다음에 요약되는 (d)와 (e)의 방향에 관계된 풀이는 이와같이 일정하게 된다.

표

(f) 예제 3.2의 (d)에서 반도체(Si, 300K)의 x > L 영역에서 NA ≅ 5 × 1014/cm3이고 대응되는 정공이동도 μp = 459cm2/V-sec를 가진다. 이와같이 Einstein 관계식을 이용하여 다음을 얻는다.

식

3.3 재결합 - 생성

3.3.1 정의 - 도식화

반도체가 평형상태가 방해받게되면 평형상태에 비해 캐리어 농도의 과도 혹은 결손이 반도체 내에 불변하게 생성된다. 재결합 - 생성(R-G)은 반도체 내의 과도한 혹은 부족한 캐리어를 안정화(만일 방해가 계속된다면) 혹은 제거(만일 방해가 사라진다면)하는 방법이다. 디바이스 동작에 있어서는 평형상태가 거의 아니기 때문에 재결합 - 생성 과정은 디바이스에 의해 보여지는 특성을 만드는 주요한 역할을 하지 못한다. 재결합 - 생성은 다음과 같이 정의될 수 있다.

재결합 - 전자와 정공(캐리어)이 전멸 또는 소멸하는 과정

생성 - 전자와 정공이 생성되는 과정

표동과 확산과는 달리 재결합과 생성이라는 말은 단지 하나의 과정만을 의미하지는 않는다. 그것은 비슷한 과정들의 집합에 대한 집합적인 이름이다. 반도체 내에서 캐리어는 수많은 방법에 의해 생성되고 소멸된다. 가장 일반적인 R-G과정이 그림 3.15에 도식화되어 있다. 각각의 과정들은 다음에 설명되어 있다.

대역에서 대역 간의 재결합

대역간의 재결합은 모든 재결합 과정 중 가상적으로 가장 간단한 것이다. 그림 3.15(a)에 그려져 있듯이 이는 전도대역 전자와 가전자대역 정공의 직접적인 소멸을 말한다. 반도체 격자안에서 움직이는 전자와 정공은 같은 정도의 근접성과 힘의 세기를 가지고 퍼진다. 즉 전자와 정공은 서로를 소멸시킨다. 이러한 과정중에 나오게 되는 과도한 에너지는 양자(광자)를 생성시키게 된다.

R-G 중심 재결합

그림 3.15(b)에 그려진 과정은 반도체 내의 R-G 중심이라고 알려진 특별한 위치에서만 발생한다. 사실 R-G 중심은 격자결함이나, Si 안의 gold와 같은 특별한 불순물 원자이다. 격자결함과 의도치 않은 불순물 형태인 특별한 원자들은 유용한 높은 순도의 반도체에서도 존재한다. 그러나 R-G 중심 농도는 디바이스에 사용되는 물질에서 억셉터나 도너 농도에 비해 낮은 수준이다. R-G 중심의 가장 중요한 성질은 대역 간극의 중심에 가까운 허용된 전자준위를 도입시킨다는 것이다. 이 준위들은 그림 3.15(b)에서 ET의 에너지로 표시되어 있다. 그 준위들이 중앙간극 가까이에 위치한다는 것이 도너들과 억셉터들로부터 R-G 중심을 구분한다는 점에서 아주 중요하다. Si에서 R-G 중심 불순물을 선택함으로써 도입한 중앙간극 준위가 그림 3.16에 요약되어 있다.

그림 3.15 재결합과 생성과정 에너지 대역의 도식화

그림 3.15(b)에 보이듯이 R-G 중심에서 재결합은 두단계의 과정이다. 먼저 캐리어 한 종류, 말하자면 전자는 R-G 중심에 근접하게 퍼져서 중심과 관계된 전위우물에 의하여 잡혀서 에너지를 잃고 잡히게 된다. 부가적으로 잡혀있는 전자에 의해 이끌려 정공이 다가오고 에너지를 잃고 중심 내에서 전자를 소멸시킨다. 선택적으로 그림 3.15(b)에서 보이듯이 전자가 에너지를 잃어서 가전자대역의 정공을 소멸시킨다고 생각해볼 수 있다. 간접적 재결합이라고 불리우는 R-G 중심 결합은 보통 과정 중에 열에너지 형태로 에너지를 방출시키거나 마찬가지로 격자의 떨림을 생성한다.

그림 3.16 Si 내에서 일반적인 불순물에 의해 도입된 중간 간극 주위의 에너지 준위들. 불순물 하나가 많은 준위들을 도입시켰을 때 그 준위들 중 하나가 주어진 반도체 시료에서 우세하게 되는 경향이 있다.

오거(Auger) 재결합

그림 3.15(c)에서 보여지는 오거(오-제이로 발음) 과정에서는 두 개의 비슷한 캐리어 사이의 충돌과 동시에 대역간 재결합이 발생한다. 재결합에 의해 방출된 에너지는 충돌과정에서 살아남은 캐리어에 전해진다. 이 높은 에너지의 캐리어는 계속적으로 열로 바뀐다. 즉 반도체 격자와의 열을 생성하는 충돌로 인해 조금씩 에너지를 잃는다. 그림 3.15(c)의 계단형태는 에너지를 잃는 모습을 상상한 것이다.

생성과정들

앞서 언급된 어느 재결합과정이든 생성과정으로 뒤집어질 수 있다. 가전자대역에서 전도대역으로 직접 전자가 여기되는 대역간 생성이 그림 3.15(d)에 나와있다. 열에너지든 빛에너지든 대역간 전이에 필요한 에너지를 공급해 줄 수 있음에 유의하라. 만일 열에너지가 흡수된다면 그 과정은 선택적으로 직접 열 생성이라고 볼 수 있다. 외부적인 빛이 흡수된다면 그 과정은 발광이라고 한다. R-G 중심이 매개체로 동작하여 열에 의해 얻어지는 캐리어의 생성은 그림 3.15(e)에서 가상적으로 보여졌다. 마지막으로 충돌이온화, 오거 재결합의 반대 과정은 그림 3.15(f)에 그려져있다. 이 과정에서 전자-정공 쌍은 아주 높은 에너지를 가진 캐리어가 결정 격자와 충돌하였을 때 그 결과로 발생되는 것이다. 충격에 의한 이온화를 통한 캐리어의 발생은 보통 디바이스의 높은 전기장 영역에서 발생한다. pn접합의 항복(break down)을 다룰 때 이 과정에 대하여 더 설명될 것이다.

3.3.2 운동량에 대한 고려

모든 다양한 재결합-생성 과정은 모든 반도체에서, 심지어 평형상태에서도 항상 일어난다. 중요한 것은 그 과정이 일어나느냐 아니냐가 아니라 여러 과정이 발생하는 비율이다. 보통 가장 빠른 비율로 일어나는 과정인 우세한 과정에 대해서만 생각하면 된다. 많은 수의 과정들이 단지 특별한 상황에서만 중요하거나 다른 과정에 비하여 아주 느린 비율로 발생하여 크게 중요하지 않다. 오거 재결합이 그 한 경우이다. 캐리어 간의 충돌 수가 캐리어 농도가 증가함에 따라 늘어나기 때문에 오거 재결합은 캐리어 농도가 증가함에 따라 마찬가지로 늘어난다. 예를들면 디바이스 구조의 아주 높은 도핑 영역에서 오거 재결합은 반드시 고려되어야 한다. 그러나 다른 경우에 있어서 대체로 무시될만 하다. 마찬가지로 충돌이온화는 단지 디바이스의 전기장 영역에서만 발생한다. 또 다른 관점에서 반도체가 외부의 빛에 노출되었을때만 상온에서의 발광이 중요한 과정이 되는 경우도 있다. 그러면 상온의 축퇴되지 않은 반도체의 낮은 전기장 영역에서 우세한 R-G 과정의 쌍은 무엇인가? 이미 말한대로 열적인 대역간 R-G와 R-G 중심을 통한 재결합-생성들일 것이다.

에너지 대역의 설명으로부터 대역간 재결합-생성은 앞서 언급된 “일반적인” 상황하에서 우세하다고 단정 지을수 있을 것이다. 그러나 에너지 대역도를 사용한 R-G 과정의 도식화는 잘못될 수 있다. 즉 R-G 과정은 에너지 뿐만 아니라 결정 운동량이 보존되어야 하는 반면, E와 x의 그래프는 단지 에너지의 변화를 나타낸다. 앞으로 밝혀지겠지만 운동량 보존은 과정의 비율을 정함에 있어서 중요한 역할을 한다.

2.2.3절에서 처음 언급된 것처럼 어떤 에너지 대역에 있는 전자의 운동량은 전자 에너지와 마찬가지로 어떤 양자화된 값이라고 가정할 수 있다. R-G 과정의 운동량 관계 측면은 전도대역과 가전자대역에서 허용된 전자에너지 대 허용된 운동량의 그래프를 이용하여 편리하게 설명될 수 있다. 이것은 E-k 그래프로 불리우며 k는 전자결정 운동량에 비례하는 파라미터이다. 반도체와 관련된 E-k 그래프는 두 일반적인 범주로 나뉘어진다. 먼저 그림 3.17(a)에 그려져 있듯이 k = 0 에서 최소 전도대역 에너지와 최대 가전자대역 에너지가 발생한다. 두 번째는 그림 3.17(b)에 그려져 있듯이 전도대역의 최소값이 k ≠ 0으로 옮겨졌을 때이다. 앞서와 같은 형태의 그래프를 가진 반도체는 직접 반도체라하고 나중과 같은 형태의 그래프를 가진 반도체를 간접 반도체라고 한다. GaAs는 직접 반도체의 일종으로 주목할만 하다. 그리고 Ge과 Si는 모두 간접 반도체이다.

그림 3.17 직접과 간접 반도체의 일반적인 E-k 그래프.

(a) 직접 반도체. (b) 간접 반도체.

그림 3.18 직접과 간접 반도체의 재결합을 도식화한 E-k 그래프.

(a) 직접 반도체. (b) 간접 반도체.

R-G 과정을 도식화하는데 E-k 그래프를 사용하기 위하여 광자(빛)의 흡수와 방출 그리고 포논(phonons)라고 불리는 격자진동의 양자와 관련된 전이성질을 알 필요가 있다. 질량이 없는 실체인 광자는 아주 작은 운동량을 운반하며, 광자에 의한 전이는 E-k 그래프에 수직으로 나타난다. 반대로 격자진동(포논)과 관계된 열에너지는 아주 작은 반면(10 ～ 50 meV 범위) 포논 운동량은 비교적 크다. 이와같이 포논에 의한 전이는 E-k 그래프에서 수평으로 나타낸다. 그림 3.18에 그려져있듯 전자와 정공은 보통 각각 Ec의 최소값과 Ev의 최대값에 가까운 준위를 차지함을 알아두는 것도 중요하다. 이는 물론 대역에서의 캐리어 분포에 대해 앞서말한 설명과 일치하는 것이다.

이제 대역간 재결합 과정을 특별히 다시 분석해 보자. k = 0 부근에서 전자와 정공의 k 값이 몰려있는 직접 반도체에서 재결합 과정이 진행되기 위해서 필요한 운동량의 변화는 거의 없다. 에너지와 운동량의 보존은 광자의 방출에 의해 성립된다.(그림 3.18a를 보라.) 반면 간접 반도체에서는 재결합 과정과 관련되어 운동량의 큰 변화가 존재한다. 광자의 방출은 에너지 보존 법칙을 성립 시키지만 동시에 운동량 변화를 성립 시키지는 못한다. 이와같이 간접 반도체에서의 재결합이 성립하기 위하여 광자의 방출은 포논의 방출 혹은 흡수와 관련되어야만 한다.(그림 3.18b를 보라.)

간접 반도체에서의 대역간 과정의 특성은 감소된 재결합율이다. Si와 다른 간접 반도체에서 대역간 재결합은 사실 R-G 중심에 비하면 완전히 무시될만 하다. 대역간 재결합은 직접 반도체에서 상당히 빠른 속도로 진행하며 LED와 접합 레이저의 빛을 생성하는 과정이기도 하다. 그러나 비록 직접 반도체라 할지라도 R-G 중심 메카니즘이 종종 우세한 과정이 된다. 앞서말한 R-G 중심 과정의 중요성과 간접 반도체물질인 Si로부터 거의 대부분의 디바이스가 만들어 짐에 있어서 다음 절에서는 주로 R-G 중심 메카니즘에 대하여 정량적 고려를 하였다. 다른 과정들은 필요시에만 고려되었다.

3.3.3 R-G 통계

R-G 통계는 재결합-생성 과정들의 수학적 특징에 주어진 기술적인 이름이다. 재결합-생성의 경우에 있어서 “수학적 특징”이란 전류밀도 관계식의 유도를 의미하지는 않는다. 결정내 주어진 x값의 어떤 위치에서 R-G 사건이 발생하여서 그 자체로 R-G 움직임이 전하의 이동을 유도하지는 않는다. 그보다 재결합-생성이 캐리어 농도를 변화시켜서 거기서 간접적으로 전류의 흐름에 영향을 미치는 것이다. 원하는 수학적 특징을 얻기 위하여 규명되어야 할 것은 캐리어 농도들의 시간에 따른 변화이다.(∂n/∂t, ∂p/∂t) 그 특징이 상대적으로 간단하며 디바이스 동작에서의 관계성이 대체로 일반적이기 때문에 우리는 먼저 발광에 대하여 생각해 볼 것이다. 물론 여기서의 대부분의 절들은 R-G 중심을 통한 재결합-생성에 대해 설명하는데 할애될 것이다. 선택적으로 간접적인 열적 재결합-생성도 참조할 것이다.

발광

그림 3.19와 같이 반도체의 표면을 때리는 빛은 부분적으로는 반사될 것이고, 부분적으로는 물질 내로 통과될 것이다. 그 빛이 파장 λ와 주파수 ν를 가진 단색광이라고 가정하자. 만일 광자의 에너지(hν)가 대역 간극 에너지보다 더 크다면 빛은 흡수될 것이고, 빛이 반도체를 통과함에 따라 전자-정공 쌍이 생성될 것이다. 단색광이 물질을 통과함에 따라 감소하는 밀도는 다음과 같다.

식 3.26

여기서 z0는 x = 0+의 물질 바로 내부의 빛의 밀도이고, α는 흡수계수이다. 그림 3.20으로부터 α는 물질에 의존적이며, λ의 함수임에 유의하라. 광자의 흡수와 전자-정공 쌍의 생성에는 일대일 대응관계가 있으므로 캐리어 생성율도 마찬가지로 exp(-αx)의 의존성을 보일 것이다. 더욱이 그림 3.15(d)를 참조하면 발광과정은 항상 같은 수의 전자와 정공을 생성시킨다. 그러므로 다음과 같은 결론을 내릴수 있다.

식 3.27

여기서

식 3.28

이고 GL은 발광율(수/cm3-sec)를 뜻하고 GL0는 x = 0에서의 발광율이다. ｜light 표시는 빛에 의해 발생한다는 뜻으로 n과 p가 여러 과정들에 의해 영향을 받을 수 도 있으므로 필수적이다.

시료나 디바이스에서의 빛의 조사에 관련된 질적인 문제에서 우리는 종종 간략화를 위한 한 두 개의 과정을 하곤 한다. (ⅰ) 빛의 조사는 시료 내에서 어디서나 균일하다고 가정되며 (ⅱ) 빛은 반도체 표면 가까이의 미소한 얇은 판에 흡수된다고 가정한다.

그림 3.19 발광분석에서의 반도체, 빛의 진행, 그리고 좌표방향. 반도체는 밑면의 반사가 무시될 수 있을 정도로 충분히 두껍다고 가정된다.(L ≫ 1/α)

그림 3.20 Si와 다른 몇몇 반도체들에서의 파장의 함수인 흡수계수. (Schroder, Ⓒ1990 by John Wiley & Sons, Inc.)

가정된 상황이 실제로 시도되었을 때, 먼저 길이의 단위를 가지는 1/α가 빛이 물질로 침투되는 평균 깊이를 나타낸다는 것을 알아야 한다. hν ≈ EG인 파장에서 흡수계수는 매우 작아지고 1/α는 Si에서 1cm가 될 정도로 아주 커진다. 이것이 모든 실제적 깉이에 있어서 exp(-αx) ≅ 1 인 이유이다. 근사화를 잘하기 위하여 GL ≅ 상수로 놓고 빛은 균일하게 흡수된다고 한다. 반면에 λ = 0.4μm일 때 α(Si) ≅ 105cm-1이 그림 3.20으로부터 유도된다. 이 파장에서 빛의 투과깊이는 단지 수천 Å이고, 표면 흡수의 가정은 거의 근사화 되었다.

간접적인 열적 재결합-생성

비록 일반적인 형태의 R-G 중심 통계의 유도가 이 책의 범위를 넘어서지만 많은 실제적인 문제에서 사용되는 특별한 경우의 표현식을 유도하는 것은 가능하다. 이 분석에 관계되는 여러 캐리어와 캐리어 농도를 조심스럽게 정의함으로써 유도를 시작해보자.

n0, p0 ․․․ 평형상태가 우세할 때 분석할 물질에서의 캐리어 농도

n, p ․․․ 임의의 조건하에서 물질 내의 캐리어 농도

△n ≡ n - n0 ․․․ 평형상태의 값들에서의 캐리어 농도들의 변화. △n과 △p는 모두 양일 수   △p ≡ p - p0       도 음일수도 있다. 여기서 양의 변화값은 과도한 캐리어를 의미하고 음의                        변화값은 캐리어의 결손을 의미한다.

NT ․․․ R-G 중심의 수/cm3

특별한 경우의 유도에 있어서 평형상태의 값에서 캐리어 농도의 교란은 저준위 주입(low level injection)에 상응하여야 한다. 이 전제는 교란이 작아야 한다는 말의 또 다른 표현이다. 더 정확히 말해서

식

△p = △n = 109/cm3에서 교란에 의존적인 상온에서의 ND = 1014/cm3으로 도핑된 Si의 특별한 예를 생각하여 보자. 주어진 물질에 있어서 n0 ≃ ND = 1014/cm3이고 p0 ≃ ni2/ND ≃ 106/cm3이다. 이 상황은 완전히 저준위 주입의 한 종류이다. 어쨌든 △p ≫ p0임을 관찰하라. 비록 저준위 주입 하에서 다수 캐리어 농도가 교란되지 않으나, 소수 캐리어 농도는 보통 수십 배의 크기로 증가될 수도 있다.

그림 3.21 교란에 의해 과도한 정공의 저준위 주입이 발생한 뒤의 n형 반도체 내의 상황.

이제 우리는 그림 3.21에서 보여지는 특별한 상황을 분석할 준비가 되었다. n형 반도체 시료에서 교란에 의하여 △p ≪ n0의 과도한 정공이 발생된다. 시스템이 R-G 중심의 상호작용을 통하여 그림의 교란 상태로부터 평형상태로 되돌아왔다고 가정하면, ∂p/∂t｜R, 즉 정공 재결합 비율의 효과를 최대화하기 위해 어떤 인자들이 필요하다고 생각되는가? 정공이 없어지기 위해서는 가전자대역으로부터 전자가 채워져 있는 R-G 중심으로 전이해야만 한다. 이론적으로 채워진 R-G 중심들의 숫자가 크면 클수록 그리고 정공이 전이하여 사라질 확률이 크면 클수록 재결합의 비가 더 빨라진다. 평형상태 하의 페르미 준위는 ET위에 있으므로 평형상태 하에서 모든 R-G 중심은 전자로 채워져 있다. △p ≪ n0일 때 전자는 항상 정공의 숫자를 웃돌게 되고, 빠른 속도로 공동화될  R-G 준위를 채운다. 이로써 이완과정 ≈ NT동안 R-G 중심을 채워진 상태로 만든다. 이와같이 ∂p/∂t｜R이 근사적으로 NT에 비례할 것을 기대할 수 있다. 더욱이 정공의 숫자에 따라 정공을 없애는 전이의 숫자가 선형적으로 증가한다는 것은 논리적이다. 모든 다른 인자들이 같다는 가정에서 없어질 정공의 숫자가 크면 클수록 가전자대역에서 시간당 사라지는 정공의 숫자도 커진다. 계속해서 ∂p/∂t｜R이 근사적으로 p에 비례할 것도 예측할 수 있다. 양의 비례상수 Cp를 도입하고, p가 감소하므로 ∂p/∂t｜R이 음이라는 것을 알면, 다음과 같은 결론을 내릴수 있다.

식 3.29

만일 정공의 생성과정이 비슷한 방법으로 분석된다면 ∂p/∂t｜G는 단지 빈 R-G 중심의 수에 의존한다고 유도된다. 이 숫자는 비록 이 상황에서 작은 숫자이지만 정공의 생성이 중요한 교란상태의 평형 값에서 근사적으로 상수이다. 이는 ∂p/∂t｜G가 ∂p/∂t｜G-equilibrium과 치환될 수 있다는 것이다. 더욱이 평형상태 하에서 재결합과 생성의 비율은 반드시 정확히 같아야 하므로 ∂p/∂t｜G = ∂p/∂t｜G-equilibrium = -∂p/∂t｜R-equilibrium이다. 이와같이 식 3.29를 사용하면 다음을 얻는다.

† 평형상태 하에서 각각의 근본적인 과정과 그 반대 값은 물질 내에서 발생할 다른 과정에 상관없이 자기-균형적으로 독립이어야만 한다. 이것은 Detailed Balance의 법칙이라고 알려져 있다.

식 3.30

마지막으로 R-G 중심 상호작용에 의한 정공 농도의 전체 변화율은 다음과 같이 주어진다.

식 3.31

또는

식 3.32a

비슷하게

식 3.32b

여기서 Cn은 Cp와 마찬가지로 양의 비례상수이다. Cn과 Cp는 각각 전자와 정공의 포획 계수이다.

식 3.32를 조금 더 간결하고 의미있는 모습으로 바꾸는 것도 바람직 하다. 식 3.32의 왼쪽 항들의 단위를 살펴보면 그것은 시간으로 나뉘어진 농도의 값이다. 같은 식의 오른쪽 항의 △p와 △n이 농도이므로 상수 CpNT와 CnNT는 1/시간의 단위를 가져야만 한다. 그러므로 다음의 시간 상수를 도입하는 것이 중요하다.

식 3.33a

식 3.33b

식 3.32에 대입되면

식 3.34a

식 3.34b

식 3.34는 R-G 중심(간접, 열적) 재결합-생성의 특별한 경우의 특징을 밝히는 원하는 결과이다. 비록 정상상태나 천천히 변화하는 조건이 식 3.34의 유도에서 분명히 강조 되었지만 그 관계식은 대부분의 전이문제에서 약간의 수정으로 적용될 수 있다. △p < 0이 가능하고 ∂p/∂t｜i-thermal R-G > 0를 유도할 것이다.  양의 ∂p/∂t｜i-thermal R-G는 반도체 내에서 캐리어 결손이 존재함을 가리키는 것이고 생성이 재결합보다 더 빠른 비율로 일어나고 있다는 것이다. 반드시 기억해야할 것은 ∂p/∂t｜i-thermal R-G와 ∂n/∂t｜i-thermal R-G가 열적 재결합과 열적 생성과정의 전체 효과를 나타낸다는 것이다.

매번 강조되는 것이지만 식 3.34의 관계식은 단지 소수 캐리어와 저준위 주입일때만 적용된다. 임의의 주입 준위와 축퇴되지 않은 두 종류의 캐리어 모두에 유효한 더 일반적인 정상상태의 결과는 나중의 참고를 위해 다음에 기록되었다.

식 3.35

여기서

식 3.36a

식 3.36b

일반적인 경우의 관계식이 가정된 특별한 경우에서 식 3.34로 요약됨을 보이는 것은 연습문제로 남겨졌다.

3.3.4 소수캐리어 수명시간

일반적인 정보

식 3.34에서 도입된 시간 상수 τn과 τp는 분명히 재결합-생성과 관련된 “움직임의 상수”이다. τ의 일반적인 해석과 이름에 관련된 설명을 하기 위하여 그림 3.21에 그려진 상황을 다시 한 번 생각해 보자. 시간에 따른 정공의 농도변화를 조사하기 위하여 과도한 정공이 동시에 사라져 버리지는 않는다고 하자. 오히려 t = 0 에서의 과도한 정공은 체계적으로 제거되어 존재하는 몇몇의 정공은 단지 짧은 시간에만 존재하나 다른 정공들은 비교적 긴 기간동안 살아남게 된다. 열적 재결합-생성이 반도체에 존재하는 단 하나의 과정이라면 과도 정공의 평균 수명시간 <t>는 비교적 직접적인 방법으로 계산되어질 수 있다.  그 계산은 <t> = τn (또는 τp)이다. 그러므로 τn과 τp는 과도한 소수 캐리어가 다수 캐리어의 바다에서 살아남을 평균시간으로 해석될 수 있다. 마찬가지 목적으로 τn과 τp는 간단하게 소수 캐리어 수명 시간으로도 불린다.

μ와 D와 마찬가지로 τ도 디바이스의 모델링에 필요한 중요한 물질 파라미터들이다. 그러나 μ와 D와 다르게도 주어진 디바이스 구조에서 τ 값을 나타내는 그래프는 잘 사용되지 않는다. 사실 주어진 반도체 시료에서 소수 캐리어의 수명시간을 결정하기 위해서는 부수적인 실험 측정이 필요하다.(다음 절을 보라.) τn과 τp 파라미터의 다양성 때문에 표의 형태로 정리가 될 수 없기 때문이다. 식 3.33을 참조하면 캐리어 수명 시간이 잘 조절된 도핑 파라미터(NA와 ND)에 의존하는 것이 아니라 종종 잘 조절되지 않은 R-G 중심 농도(NT)에 의존함을 알 수 있다. 더욱이 디바이스 제조 중에도 주어진 시료 내에서 주된 R-G 중심 농도의 물리적 특성이 변화한다. 불순물 결정결함 제거(gettering)라고 불리는 제조과정으로 Si에서의 R-G 중심 농도를 아주 낮은 수준으로 줄이고 τn(τp) ∼ 1msec 정도로 만들 수 있다. 반면에 Si에 금을 도입하는 것으로 R-G 중심 농도를 조절하여 증가시킬 수 있으며 τn(τp) ∼ 1nsec로 만들 수 있다. 완성된 Si 디바이스의 소수 캐리어 수명시간은 보통 앞서 말한 두 극단적인 경우의 사이에 놓인다.

수명시간 측정

캐리어 수명시간은 여러 가지 다른 방법을 사용하여 측정된다. 대부분의 측정에서는 어떤 종류의 디바이스 구조를 이용하여 디바이스 특성의 이론치와 관찰된 실험치를 일치시켜서 τn과 τp를 유추한다. 앞으로 설명될 측정에서는 막대모양의 반도체의 양 끝에 접촉 저항을 이용한다. 이 구조는 산업용으로 포토 디텍터(photodetector)의 한 종류인 포토컨덕터(photoconductor)라고 불린다. 그림 3.21과 비슷한 상황은 측정 중에 반도체 내에서도 발생한다.

그림 3.22 광전도 감쇠 측정 회로도

교란은 반도체 내부에서 과도한 캐리어를 생성시키고 전도도에 감지될 정도의 변화를 일으키는 빛의 펄스 형태이다. 빛이 한 번 제거되면 재결합과 전도도가 감쇄하여 어두울 때의 상태로 되돌아가고 과도한 캐리어들은 제거된다. 캐리어 수명시간은 전도도의 감쇄를 지켜봄으로써 결정된다.

그림 3.22에 그 실험이 나타나있다. Rs는 시료의 저항, RL은 부하저항, VA는 가해진 d.c. 전압 그리고 VL은 측정된 저항의 전압 또는 출력전압이다. VL이 반도체 시료 내에서의 전도도의 변화를 반영한다면 확실히 Rs가 시간의 함수이므로 VL도 시간의 함수이다.

빛을 끈 이후 VL이 시간에 따라 어떻게 변화하는가가 우리의 관심사이다. 과도한 캐리어 농도에 관계된 전도도는 VL과 관계가 있다. 주어진 n형 시료와 반도체 전체를 통해 균일한 발광을 가정하면 과도한 소수 캐리어인 정공농도(△p)의 감쇄는 다음과 같음을 증명할 수 있다. (3.5절)

식 3.37

△p0는 빛이 꺼졌을 때 t = 0에서의 과도한 정공농도이다. 다음에 전도도를 생각해보면 다음과 같다.

식 3.38a

식 3.38b

식 3.39

식 3.39를 성립시킴에 있어서 n형 반도체에서 n0 ≅ ND ≫ p0를 이용한다. 또한 △n은 △p와 같다고 가정한다. σdark는 어두운 곳에서의 교란되지 않은 시료의 전도도이고 △σ(t) ∝ △p는 전도도가 시간에 따라 감소함을 나타낸다.

마지막 단계는 VL과 △σ의 관계이다. 식 3.22에서 다음과 같은 식을 알아낼 수 있다.

식 3.40

그러나

식 3.41

이고, 여기서 l은 길이이고 A는 단면적, 그리고 Rsd = l/σdarkA로서 시료의 어두울 때의 저항이다. 식 3.41을 식 3.40에 대입하고 다시 정리하면 다음을 얻을 수 있다.

식 3.42

또는 만일 RL이 Rsd와 정합되고 광도(light intensity)가 △σ/σdark ≪ 1 (저준위 주입조건과 동일)로 제한된다면 다음을 얻을 수 있다.

식 3.43

τp는 감쇄상수로서 지수적인 감쇄가 예측된다.

실제 측정은 그림 3.23과 같다. Tektronix 11401 Digitizing Oscilloscope는 광전도적 감쇄를 보는데 사용된 반면 Tektronix PS 5004 power supply로 필요로하는 전압 VA를 공급하였다. 막대모양의 Si 테스트 구조는 RL ≅ Rsd인 부하 저항을 따라 특별한 측정용 상자로 씌워져 있다. 그 상자는 시료의 조작을 간편하게 하고 시료의 교환을 쉽게 해준다. 실험에 필요한 빛의 펄스는 General Radio 1531-AB Stroboscope로부터 유도되어진다. GR Stroboscope는 고밀도의 빛을 2.5msec에서 0.5sec의 조작될 수 있는 시간간격으로 ∼1μsec 동안 방사해 준다. 상당히 균일한 발광은 작은 지름의 Si 웨이퍼를 통해 stroboscope의 빛을 통과시켜줌으로써 얻어질 수 있다.

† 이 교재의 여러면에서 볼 때 저자에 의해 감독된 학부 EE실험실에서 행해진 실험들로부터 유출된 이 특정한 실험을 되풀이 하는 것은 아마도 가치있는 것일 것이다. 측정 시스템에 대한 배경적인 이론의 좀 더 확장된 설명과 실험방법은 Addison Wesley Publishing Co., Reading MA, Ⓒ1991의 the Modular Series on Solid State Device 중 R. F. Pierret, Semiconductor Measurements Laboratory Operations Manual, Supplement A에서 찾아볼 수 있다.

그림 3.23 발광 감쇄 측정 시스템

대역간극 가까이에서의 발광이 실험할 시료에 닿게하면 Si 웨이퍼는 필터(filter)로서 동작한다. 비록 11401 오실로스코프가 실험중의 데이터 분석이 가능하지만 데이터 조작과 디스플레이의 융통성을 위하여 컴퓨터를 연결하였다.

컴퓨터 스크린에 보여지는 광전도 감쇄의 예는 그림 3.24에 나타나있다. msec 단위의 x축 대 VL의  y축 mV 단위의 전이요소로 나타나있다. (a)의 linear-scale 그래프는 보통 예상되는 의존성을 보여준다. (b)의 semilog 그래프는 간단한 지수적 감쇄(최소 0.1msec ≤ t ≤ 0.6msec)를 증명하며 소수캐리어 수명시간을 늘리는데 유용하다.

그림 3.24 광전도도 전이 응답. 밀리 볼트 단위의 VL의 시간 변화 요소가 y축으로 밀리 초 단위의 시간이 x축으로 그려져있다. (a)는 linear, (b)는 semilog 그래프이다.

특히 나중 그래프의 직선영역의 기울기로부터 시험된 시료의 소수캐리어 수명시간이 τp ≅ 150μsec로 유추된다.

3.4 상태 방정식

이 장의 처음 세 절에서 반도체 내에서 발생하는 캐리어의 주된 움직임을 각각 모델링하고 조사하였다. 실제 반도체 내에서는 모든 종류의 캐리어들의 움직임이 동시에 발생하고 그 반도체의 상태는 각각의 캐리어 종류들의 움직임의 조합된 효과를 고려하여 줌으로써 결정될 수 있다. “조합한다”는 것은 말 그대로 디바이스에 관련된 문제를 푸는데 있어서 필요한 기본적인 초기식인 다음에서 언급될 상태 방정식을 유도하는 것이다. 이 절의 첫부분은 상태 방정식을 유도하는데 할애 하였다. 그리고 나머지 부분은 일반적으로 단순화된 요약과 특수한 경우의 풀이들과 문제를 풀기 위한 예제들이다.

3.4.1 연속 방정식

각각의 캐리어 움직임의 종류는 그것이 표동이든, 확산이든, 간접적인 혹은 직접적인 열적 재결합을 하건, 간접 혹은 직접 생성을 하건, 또는 다른 종류의 캐리어 움직임이건 간에 시간에 따른 캐리어 농도의 변화를 야기시킨다. 그러므로 모든 종류의 캐리어 움직임의 조합적인 효과는 단위 시간당의 전체적 캐리어 농도의 변화(∂n/∂t 또는 ∂p/∂t)와 각각의 과정에 의한 ∂n/∂t, ∂p/∂t의 합을 같다고 함으로써 고려될 수 있다. 즉,

식 3.44a

식 3.44b

필수적으로 캐리어 보존의 필요성을 고려함으로써 각각의 과정들의 전체 효과를 생각할 수 있다. 전자들과 정공들은 홀연히 나타났다가 갑자기 사라지는 것이 아니라 이동하거나 어떤 종류의 지속적인 캐리어 움직임에 의한 생성인 것이다. 캐리어 농도에는 공간적 그리고 시간적 연속성이 존재하는 것이다. 이러한 이유로 식 3.44는 연속 방정식이라고 알려져 있다.

연속 방정식은 좀 더 간단한 형태로 다음과 같이 씌여진다.

식 3.45a

식 3.45b

만일 한 영역에 들어가고, 나가는 전체 캐리어 전류의 균형이 깨진다면, 식 3.45는 반도체의 주어진 작은 영역에서 단지 캐리어 농도가 변화할 것을 보여주는 직접 수학적으로 얻어진 값이다. 식 3.45를 이용하면

식 3.46a

식 3.46b

식 3.46의 연속 방정식은 완전히 일반적이고 대부분의 디바이스 분석에 있어서 직접적 혹은 간접적으로 유도를 시작할 수 있게 해준다. 컴퓨터 시뮬레이션에 있어서 연속 방정식은 종종 직접적으로 사용된다. ∂n/∂t｜thermal R-G, ∂p/∂t｜thermal R-G[식 3.34로 주어진 특별한 경우의 관계식을 성립시킬 수도 그렇지 않을 수도 있으나]에 적합한 관계식은 “다른 과정들”에 의한 농도 변화에 따라 식 3.46에 대입되며 n(x,y,z,t)와 p(x,y,z,t)에서 실제적 풀이를 찾아볼 수 있다. 닫혀진 형태의 풀이가 요구되는 문제에서 연속 방정식은 보통 단지 간접적인 방법으로만 사용된다. 그러한 분석에서의 실제적인 시작점은 다음 절에서 유도될 연속 방정식의 간단한 형태이다.

3.4.2 소수 캐리어 확산 방정식

소수 캐리어 확산 방정식은 다음의 간략화 가정을 해줌으로써 연속 방정식으로부터 유도된다.

(1) 분석할 특수한 시스템이 1차원이다. 즉, 모든 함수들은 최대 1차원 함수이다. (x 좌표라고 하자. )

(2) 분석은 소수 캐리어에 한한다.

(3) 반도체 내에서나 반도체의 일부 영역에서의 ℇ ≃ 0는 분석에 의존한다.

(4) 평형 상태의 소수 캐리어 농도는 위치의 함수가 아니다. 다시 말하면 n0 ≠ n0(x), p0 ≠ p0(x)이다.

(5) 저준위 주입 조건이 우세하다.

(6) 간접적인 열적 재결합-생성이 우세한 R-G 메커니즘이다.

(7) 시스템 내에서 발생하는 가능한 발광을 제외하고는 어떠한 다른 과정도 존재하지 않는다.

시스템이 1차원일 때, 전자에 대해 연속 방정식을 생각해보면 다음과 같다.

식 3.47

더욱이 ℇ ≃ 0일 때

식 3.48

이고, 단지 소수캐리어에만 관련된다((2)와 (3)의 간략화). ℇ이 가정에 의하여 작으며, 소수 캐리어 농도 역시 작기 때문에 nℇ의 곱을 아주 작게 만들어 표동의 요소는 전류밀도의 표현식에서 무시될 수 있다.(이같은 주장은 다수 캐리어에 대해 적용될 수 없다.) n0 ≠ n0(x)이라고 가정하였고, 정의에 의해 n = n0 + △n이므로 다음과 같이 쓸 수 있다.

식 3.49

식 3.47과 3.49를 합하면 다음과 같다.

식 3.50

전자에대해 연속 방정식의 나머지 요소들을 생각해보면, R-G 중심을 통한 재결합-생성의 가정된 유사성과 저준위 주입, 그리고 소수 캐리어의 제한을 생각했을 때 열적 R-G의 용어들은 식 3.4의 특수한 경우의 표현을 대치할 수 있다.

식 3.51

더욱이 가정(7)을 통하여

식 3.52

이고 여기서 반도체가 빛의 조사에 의존적이지 않다면, GL = 0임이 이해될 수 있다. 마지막으로 평형상태시 전자농도는 시간의 함수가 아니므로 다음과 같이 쓸 수 있다.

식 3.53

식 3.50을 식 3.53을 통하여 식 3.46(a)의 연속 방정식에 대입하고 동시에 정공에 대해 비슷한 결과를 거론하면

식 3.54a

소수 캐리어 확산 방정식

식 3.54b

작은 글씨는 p형 물질의 전자와 n형 물질의 정공에 해당되는 식 3.54의 캐리어 농도에 부가되었으며 그 등식이 단지 소수 캐리어에만 유효함을 알리기 위해서이다.

표 3.1 일반적인 확산 방정식의 간략화

3.4.3 간략화와 풀이들

디바이스 분석을 행하는 과정에서 문제의 조건으로부터 소수 캐리어 확산 방정식의 복잡성을 많이 줄이는 부가적인 간략화가 종종 가능해진다. 일반적인 간략화와 소수 캐리어 확산 방정식의 영향이 표 3.1에 요약되어 있다. 소수 캐리어 확산 방정식의 간략화된 모습을 적극적으로 활용하기 위한 풀이를 표 3.2에 나중에 참고하기 위해 모아 놓았다.

3.4.4 문제 풀이

비록 모든 필요한 정보가 제공되었으나 캐리어 농도의 풀이를 얻기 위하여 어떻게 확산 방정식을 이용해야 하는지는 확실하지 않을 것이다. 디바이스 분석에서도 물론 “문제”풀이의 예를 제공하며 이 책의 끝에 수많은 디바이스 분석이 제공되어 있다. 그럼에도 불구하고 문제풀이의 과정을 보이기 위하여 잘 정의된 몇 개의 간단한 문제를 살펴보는 것도 의의가 있을 것이다. 예로서 선택된 문제 역시 다음 절에서 도입될 두가지 부가적 개념의 기본을 제공해준다.

문제 예 No. 1

문제 : 상온으로 유지되는 균일하게 도핑된 실리콘 웨이퍼에 시간 t = 0일 때 갑자기 빛이 조사되었다. ND = 1015/cm3, τp = 10-6sec 그리고 반도체에서 빛에 의해 cm3-sec 당 1017개의 전자와 정공이 발생한다고 가정할 때 t > 0에 대해 △pn(t)를 결정하라.

풀이 : 1단계 - 문제에 어떤 정보가 주어졌으며 무엇을 암시하고 있는지 정확히 살펴보라.

표 3.2 일반적인 특수 경우의 확산 방정식 풀이

반도체는 Si이며, T = 300K이고, 도너 도핑은 반도체 내의 모든 점에서 ND = 1015/cm3으로 같으며 GL = 1017/cm3-sec이다. 또한 문제의 문장에서 t < 0일 때 평형상태임을 암시하고 있다.

2단계 - 평형상태하의 시스템 특징을 규정하라.

상온일 때의 Si내에서 ni = 1010/cm3이다. ND ≫ ni이므로 n0 = ND = 1015/cm3이고, p0 = ni2/ND = 105/cm3이다. 도핑이 균일하다면 평형상태의 n0와 p0의 값은 반도체 전체 어디서나 같은 값을 가진다.

3단계 - 문제를 질적으로 분석하여라.

t = 0이 되기전에는 평형상태가 우세하여 △pn = 0이다. t = 0에서 빛이 조사되어 전자와 정공을 생성한다면 △pn은 증가하기 시작할 것이다. 그러나 증가하는 과도한 캐리어 숫자는 △pn이 비례하는 간접적인 열적 재결합율을 증가시키게 된다. 결과적으로 발광의 결과로 인한 △pn의 증가는 R-G 중심을 통하여 더욱 더 많은 과도한 정공을 시간에 따라 없애버리게 된다. 따라서 빛에 의한 시간당 캐리어 생성율과 간접적인 열적 재결합에 의한 시간당 소멸되는 캐리어의 비가 평형을 이루는 점에 도달하고 안정된 상태가 얻어지게 된다.

요약하자면 △pn(t)가 t = 0일 때 0에서 시작하여 증가되는 비율이 감소하기 시작하고 결국에는 상수화된다는 것을 예측할 수 있는 것이다. 빛의 생성과 열적 재결합율은 안정된 상태하에서 균형을 이루어야만 하기 때문에 만일 저준위 주입이 우세하다면 GL = △pn(t→∞)/τp 또는 △pn(t→∞) = △pn｜max = GLτp라고 말할수 있다.

4단계 - 양적인 분석을 실시하라.

대부분의 양적분석에 있어서 그 시작점은 소수캐리어 확산방정식이다. 확산방정식이 무효화될 수도 있는 조건의 존재여부를 확실히 조사한 후에 적절한 소수캐리어 확산 방정식을 쓰고, 방정식을 간략화하고, 문제에서 제시되거나 혹은 암시된 경계조건에 의하여 풀이를 찾는다.

고려할 문제에서 확산방정식에 관련된 가정의 간략화가 이미 만족되었음을 대충 보아도 알수 있다. 특히 소수캐리어 농도만이 관심의 대상이 된다. 즉, 평형캐리어 농도는 위치의 함수가 아니고, Si에서는 간접적인 열적 R-G가 우세하며, 발광을 제외하고는 어떤 다른 과정들도 존재하지 않는다는 것이다. 발광이 반도체 전체에서 균일하기 때문에 교란된 캐리어 농도역시 위치에 독립적이고 이러한 교란된 시스템에서의 전기장 ℇ은 분명히 0이어야만 한다. 결국 식 [eqn: TRIANGLE p_n ｜_max ~=~ G_L τ_P ~=~ 10^11 /cm^3 ~<<~ n_0 ~=~ 10^15 /cm^3]은 저준위주입이 우세하다면 항상 성립한다.

확산방정식을 사용할 때 아무 문제가 없다면 다음 식을 풀어서 요구되는 질량적인 풀이가 얻어진다.

식 3.55

경계조건에 의하여

식 3.56

[eqn: TRIANGLE p_n]이 위치의 함수가 아니므로 확산방정식은 보통의 미분방정식이 되어 다음과 같이 간략화된다.

식 3.57

식 3.57의 일반해는

식 3.58

이고 경계조건을 이용하면

식 3.59

이고

식 3.60

을 얻는다.

5단계 - 풀이식을 검사

식 3.60의 결과와 관계되어 [eqn: G_L τ_P]는 농도(수/cm3)의 단위를 가지고 적어도 근의 단위는 맞음을 알 수 있다. 식 3.60의 결과그래프는 그림 3.25와 같다. 우리가 예측했던대로 [eqn: TRIANGLE p_n (t)]는 t = 0에서 0으로부터 시작되어 몇 τP 이후에 [eqn: G_L τ_P]로 포화됨을 유의하라.

맺는말 - 지금껏 우리가 고려했던 가정적인 문제와 3.3.4절의 발광 전도도 감쇄측정을 비교해보자. 그림 3.26(a)에서와 같이 스트로보스코프로부터 나온 측정된 빛은 펄스 트레인으로 모델링될 수 있다. 그러므로 식 3.60의 풀이는 근사적으로 빛의 펄스간의 캐리어생성을 설명해준다. 그러나 소수캐리어 수명시간이 [eqn: τ_P ~≅~150 mu sec]인 반면 스트로보스코프의 빛 펄스는 ton ≅ 1μsec의 간격을 가짐에 유의해야한다.

그림 3.25 예 No.1의 풀이, 발광에 의해 유도된 과도한 정공농도의 시간 함수.

그림 3.26 (a) 광전도도 감쇄측정에서 스트로보스코프로부터 나온 빛의 근사모델 (b) 빛의 조사 유무에 따른 과도한 소수캐리어 농도 변화 그래프

ton/τP ≪ 1일 때 그림 3.25의 첫 번째 전이부분만을 보게된다. 그리고 빛을 끄고나면 반도체는 평형상태로 되돌아가게 된다.

빛을 껐을 때 [eqn: TRIANGLE p(t)]의 광전도도 감쇄의 관계식 역시 관심의 대상이다. 이 관계식의 유도는 빛을 켰을때의 문제와 관련이 있다. 빛을 껐을 때의 [eqn: TRIANGLE p_n]의 전이가 같다는 것과 GL이 식 3.55와 3.57에서 똑같이 0이라는 것은 특이할 만한 것이다. GL = 0일 때 식 3.57의 풀이는 표 3.2의 풀이 2번과 같다. 즉,

식 3.61

이고, t = 0 일 때는 빛을 끄는 전이의 시작점과 상응한다. 측정 분석의 식 3.37은 식 3.61과 유사하다. 빛을 켜고 끌때의 △pn(t)의 풀이가 그림 3.26(b)에 나타나 있다.

문제 예 No. 2

문제 : 그림 3.27(a)에 그려져 있듯이 ND = 1015/cm3으로 균일하게 도핑된 실리콘 막대의 한끝인 x = 0 에서 △pn0 = 1010/cm3의 과도정공이 발생하였다.

그림 3.27 (a) 예 No. 2의 그림에 의한 정의, (b) Si 막대 내에서 위치의 함수로 그려진 과도한 정공 농도를 보여주는 예 No. 2의 풀이.

빛이 막대의 x > 0 영역으로 침투해 들어갈 수 없는 파장을 가진다고 하자. △pn을 결정하라.

풀이 : 또 다시 반도체가 ND = 1015/cm3으로 균일하게 도핑되었다. △pn(x, t)를 구하는 것이 아니라 △pn(x)를 구하는 것이므로 정상상태의 조건임을 유추할 수 있다. 더욱이 x = 0에서 △pn(0) = △pn0 = 1010/cm3이고 x → ∞일 때 △pn → 0 이다. 투과하지 못하는 빛에서의 △pn의 교란은 x = ∞까지 확장될 수 없다. 따라서 빛이 투과하지 않으므로 x > 0 에서 GL = 0으로 놓을 수 있다. 마지막으로 문제에서 온도에 대한 언급이 없음을 유의하라. 따라서 T = 300K로 가정하는 것이 당연하다.

만일 예 No. 2에서 빛이 제거 되었다면 300K의 실리콘은 예 No. 1에서 언급된 대로 평형상태로 되돌아 갈 것이다. 평형상태하에서 n0 = 1015/cm3, p0 = 105/cm3이고, 캐리어 농도는 반도체 전체에서 균일하다.

실리콘 막대에 투과하지 못하는 빛이 조사되었을 때의 기대되는 정성적 효과는 예측하기 쉽다. 먼저 빛은 x = 0에서 과도한 캐리어를 생성한다.  막대의 다른 곳에 비하여 한 곳에서 더 많은 캐리어를 가지므로 확산 과정이 일어나게 되고 과도한 캐리어는 반도체 내로 적당하게 퍼지게 된다. 그러나 동시에 막대 내의 과도 정공농도의 존재는 열적 재결합율을 향상시키게 된다. 이와같이 확산되는 정공이 막대 내로 퍼지면 재결합에 의하여 그 수가 줄어든다. 부가적으로 소수캐리어 정공은 제한된 기간, 평균 τp내에서만 유효하므로, 깊이가 깊으면 깊을수록 과도정공은 살아남기 힘들게 된다. 그러므로 정상상태에서는 [eqn: TRIANGLE p_n (x)]가 [eqn: x~=~0]에서 [eqn: TRIANGLE p_n0], [eqn: x ~-> ~INF]에서 [eqn: TRIANGLE p_n~ =~0]으로 단조감소함에따라 과도정공의 분포는 [eqn: x~=~0] 가까이에 한정됨을 기대할 수 있다.

정량적 분석을 함에 있어서 우리가 고려할 시스템이 1차원이며, 분석이 소수캐리어 정공에 제한되고 평형상태의 캐리어 농도가 위치에 독립적이며, 간접적인 열적 R-G가 우세하고 x>0에서 다른 과정들이 존재하지 않으며 저준위주입조건이 확실히 우세하다[eqn: ( TRIANGLE p_n ｜ _max = TRIANGLE p_n0 = 10 ^10 /cm^3][eqn: << n_0 = 10^15 /cm^3 )]는 것을 알 수 있다. 정량적 분석을 시작함에 있어서 확산방정식의 사용에 관계되어 일어날 수 있는 의문은 ℇ ≅ 0 인가하는 것이다.

정공의 분포와 불균일한 빛이 켜있을 때 양전하의 분포의 관계는 x = 0이 표면가까이에서 발생한다. 그러나 과도정공의 축적은 아주 작고 [eqn: ( TRIANGLE P_{n｜max}~ ≅ ~n_i )], 그러므로 관계된 전기장도 이에 상응하여 작을 것이다. 더욱이 이러한 종류의 문제에서 다수캐리어 즉, 음으로 대전된 전자들은 부분적으로 소수캐리어 전하를 소거시키면서 다시 분포된다. 이와 같이 ℇ ≃ 0 이라는 가정은 타당하며 소수캐리어 확산방정식을 사용하는 것도 타당하다.

x = 0에서 GL = 0인 정상상태의 조건에서 정공 확산방정식은 다음과 같은 형태로 간략화된다.

식 3.62

이는 다음의 경계조건으로 풀 수 있다.

식 3.63

식 3.64

식 3.62는 다음의 일반해로서 표 3.2에서 간략화된 방정식으로 인식된다.

식 3.65

여기서

식 3.66

이다. [eqn: x -> INF]일 때 [eqn: exp(x/L_P ) -> INF]이기 떄문에 식 3.64의 경계조건이 만족되기 위한 유일한 방법은 B가 0이 되는 것이다. B = 0이면 식 3.63에 의해 경계조건에서

식 3.67

과

식 3.68

이 된다.

식 3.68의 결과는 그림 3.27(b)에 그려져있다. 정상적인 분석과 일치하게도 투과하지 못하는 빛은 단지 단조적으로 x = 0에서 [eqn: TRIANGLE p_n0] 그리고 [eqn: x -> INF]에서 [eqn: TRIANGLE p_n~ =~0]로 [eqn: TRIANGLE p_n (x)]를 감소시키게 된다. 과도한 캐리어농도의 감소에 관한 정확한 함수는 LP에 해당하는 감쇄길이를 갖는 지수적인 모양이 됨을 유의하라.

3.5 보충적인 개념들

3.5.1 확산거리

예 No. 2에서의 상황은 - 반도체의 주어진 면을 따라서 소수캐리어의 과도한 생성과 이에 따른 주입위치로 부터의 과도캐리어의 확산, 그리고 감쇄길이 (LP)로 특징지워지는 과도한 캐리어농도의 지수적 감소 - 특정한 이름의 고유길이를 갖는 반도체분석에서 충분히 자주 접하게 된다. 특히,

식 3.69a n형 물질내의 소수캐리어 정공에 관계되어

식 3.69b p형 물질내의 소수캐리어 전자에 관계되어

은 소수캐리어 확산거리라고 한다.

실제로 LP와 LN은 소수캐리어가 제거되기 전에 다량의 다수캐리어에 확산될 수 있는 평균거리를 나타낸다. 이 해석은 예 No. 2에서와 동일하며 반도체 내의 과도한 소수캐리어의 평균 위치는 다음과 같다.

식 3.70

3.5.2 준 페르미 준위

준 페르미 준위는 평형상태가 아닌 조건하의 반도체에서 캐리어 농도를 규정하는데 사용되는 에너지 준위이다.

준 페르미 준위의 필요성을 이해하기 위하여 먼저 예 No. 1을 참고해보자. 이 문제에서 t = 0이전에는 [eqn: n_0 = N_n = 10^15 /cm^3], [eqn: p_0 = 10^5 /cm^3]으로 평형상태가 우세하다. 평형상태를 나타내는 에너지 대역도가 그림 3.28(a)에 나타나 있다. 에너지 대역도와 페르미 준위의 위치를 보기만하여도 다음식과 같은 이유로 하여 평형캐리어농도를 따름을 알 수 있다.

식 3.71a

식 3.71b

우리가 강조하고자 하는 점은 평형상태하에서 페르미준위와 캐리어농도간에 1:1 대응이 있다는 것이다. EF를 아는 것이 n0와 p0를 규정짓게 되고 또 그반대도 성립한다.

다음으로 [eqn: t~>>~ tau _p]일 때 예 No. 1의 반도체 내에서 비평형상태에 대해 생각해보자. [eqn: t~>>~ tau _p]일 때 [eqn: TRIANGLE p_n ~=]  [eqn: G_r tau _p~ =~ 10^11 /cm^3], [eqn: p~= ~p_0 + TRIANGLE p ~CONG~ 10^11 /cm^3]이고, [eqn: n ~CONG~ n_0 ~= ~10^15 /cm^3]이다.

그림 3.28 준페르미 준위의 사용 예, (a) 평형조건과 (b) 비평형조건([eqn: t~>>~ tau _p])에서의 예 No. 1의 반도체 내 에너지대역도

비록 n이 교란되지 않았다하더라도 p는 그 크기가 많이 증가한다. 그리고 그림 3.28(a)의 대역도는 더 이상은 시스템의 상태를 나타내지 못하는 것이 확실하다. 사실 페르미준위는 평형상태하의 시스템에서만 정의되는 것이고 비평형상태하의 시스템내에서는 캐리어농도를 유추하기 위하여 사용될수 없다.

준페르미 준위를 이용하면 에너지 대역도로 편리하게 캐리어농도를 알수 있다는 성질을 비평형상태까지 확장시킬수 있다. 이것은 FN(전자의 준페르미 준위)와 FP(정공의 준페르미 준위)를 도입함으로써 성립될수 있다. 그리고 정의에 의하여 EF가 평형캐리어농도에 관계된 것과 같이 비평형캐리어농도에도 관계될 수 있다. 정확히 말해서 비평형상태와 반도체가 축퇴되지 않았음을 가정하면

식 3.72a

와

식 3.72b

가 성립한다. FN과 FP는 가상적인 구조이며 FN과 FP의 값은 n과 p의 이전 값에 의해서 결정된다. 더욱이 준페르미준위의 정의는 교란된 시스템이 평형상태로 되돌아갈 때 즉 FN→EF, FP→EF 그리고 식 3.72→3.71 일 때 더 조심스럽게 선택되어야 한다.

준페르미준위의 직접적인 응용을 위해서 다시 예 No. 1의 반도체에서 [eqn: t~>>~ tau _p]인 상태를 생각해 보자. 먼저 [eqn: n~ CONG~ n_0,~ F_N ~CONG ~E_F]이다. 다음으로 [eqn: p~=~ 10^11 /cm^3]([eqn: n_i = 10^10 /cm^3]과 kT=0.0259eV)를 식 3.72b에 대입하면 FP = Ei - 0,06 eV를 얻는다. EF를 에너지 대역도에서 제거하고 적절한 위치에 FN과 FP를 나타내는 선을 그음으로써 3.28(b)와 같은 그림을 얻을수 있다. 그림 3.28(b)는 분석할 시스템이 비평형상태임을 명확히 보여준다. 그림 3.28의 (a)와 (b)부분을 참고하면 한눈에 반도체 내에서 저준위 주입이 발생하여 ni에서 소수캐리어 정공농도가 과도하게 발생함을 볼수 있다. 준페르미준위공식의 두 번째 사용예는 예 No. 2를 토대로 위치에 의존적인 준페르미준위로서 이 절 끝 연습문제 3.5에 나와있다.

마지막으로 준페르미 준위공식이 더 간단한 형태로 캐리어 움직임의 관계를 밝히는데 사용될 수 있음에 유의해야 한다. 예를 들면 전체 정공전류의 기본적인 모양은 다음과 같다.

식 3.73

식3.72b의 양변을 위치에 대해 미분해주면 다음을 얻는다.

식 3.74a

식 3.74b

식 3.74a에서 식 3.74b를 유도하는데에는 [eqn: ℇ ~ =~ TRIANGLED E_i /q](식 3.15의 3차원에 대해)가 사용되었다. 다음으로 식 3.74b를 이용하여 식 3.73에서 [eqn: TRIANGLED p]를 소거하면,

식 3.75

이다. 그러나 아인슈타인의 관계식으로부터 [eqn: qD_p /kT = mu _p]이므로,

식 3.76a

이고, 마찬가지로

식 3.76b

이다.

식 3.76에서 [eqn: J_p ~PROPTO~ TRIANGLED F_N]이므로 준 페르미준위를 포함하는 에너지대역도를 해석하게 된다. 즉 위치에 따라 변화하는 페르미준위([eqn: dF_p /dx != 0] 또는 [eqn: dF_N /dx != 0])는 한눈에 반도체 내로 전류가 흘러들어감을 보여준다.

예제 3.5

문제 : 예 No. 2에서 반도체 막대의 비평형상태는 정상상태 즉 과도한 정공농도 [eqn: TRIANGLE p_n (x) ~= ~TRIANGLE p_n0][eqn: exp(-x/L_P )]를 유발하게 됨을 알 수 있다. 주어진 저준위 주입의 우세한 조건과 [eqn: p=p_0 + TRIANGLE p] 에서 다음과 같이 말할수 있다.

[eqn: n~ CONG~ n_0]

[eqn: p~=~p_0 + TRIANGLE p_n0 e^-x/L_P]

(a) 식 3.72를 이용하여 그림의 막대에서 FN과 FP의 관계식을 세우라.

(b) [eqn: TRIANGLE p(n)~ >> ~p_0]일 때 FP가 위치 x의 함수임을 보여라.

(c) (a)와 (b)에서의 결과를 이용하여 평형상태와 빛이 조사되는 정상상태하에서 예 No. 2에서의 반도체막대를 나타내는 에너지대역도를 그려라. (빛이 조사되는 막대에서 [eqn: ℇ~=~0]를 가정하라.)

(d) 빛이 조사되는 정상상태하의 막대에서 정공전류가 존재하는가? 설명하라.

(e) 빛이 조사되는 정상상태하의 막대에서 전자전류가 존재하는가? 설명하라.

풀이 : (a) [eqn: n~ CONG ~n_0]이므로 식 3.72a로 부터 [eqn: F_N ~CONG~ E_F]를 따른다. 마찬가지로 이전의 p의 식을 식 3.72b에 대입하면 다음과 같다.

식

(b) 만일 [eqn: TRIANGLE p_n (x) ~>>~ p_0]이면 [eqn: ( TRIANGLE p_n0 /n_i ) exp (-x/L_p )~>>~p_0 /n_i]이고

식

또는

식

이다.

(c) 예 No. 2로 부터 [eqn: TRIANGLE p_n0 ~= ~10^10 /cm^3], [eqn: n_i~ =~ 10^10 /cm^3]이고 [eqn: p_0 ~=~ n_i ^2 /N_0 ~=~ 10^5 /cm^3]임을 알게 된다. 이와같이

(ⅰ) x = 0 가까이에서, [eqn: TRIANGLE p_n (x) ~>> ~p_0]이고 Fp는 x의 선형함수이다.

(ⅱ) x = 0 에서, [eqn: TRIANGLE p_n0 ~=~ n_i]이고 (b)로 부터 Fp = Ei를 유추할 수 있다.

(ⅲ) 큰 x값에서, Fp는 FN = Fp로 접근한다.

(ⅳ) FN-Ei ≅ EF-Ei = kTln(ND/ni) = 0.30eV

그림 평형상태

그림 빛이 조사되는 정상상태

(d) [eqn: p~ !=~ 0]라고 가정하면 식3.76a로부터 [eqn: dF_p /dx ~!= ~ 0]일 때 정공전류가 흐르게 될 것이다. 빛이 조사되는 막대의 x = 0 가까이에서는 확실히 정공전류가 존재한다.

(e) x = 0가까이에서 [eqn: J_n~ != ~0]이다. (c)번의 결과로부터 [eqn: dF_N /dx~ !=~ 0]이고 그러므로 [eqn: J_N~ =~ 0]라고 생각할 수도 있다. 그러나 정상상태에서는 J(전체전류) = JN + Jp = 막대전체에서 일정 임을 알아야만 한다. x = 0에서 어떤 전류도 흐르지 않으므로 J는 x = 0에서 소멸되어야 한다. 따라서 JN(x) = -Jp(x)이고 x = 0 가까이에서 [eqn: J_p ~!=~ 0]임을 알야야 한다. 이러한 착각은 JN이 n과 [eqn: TRIANGLED F_N]에 모두 비례하는데서 온다. 다수캐리어 전자농도가 소수캐리어 정공농도보다 무척 크므로 [eqn: dF_N /dx]는 이에 따라 [eqn: dF_p /dx]보다 더 작아야만 된다. FN의 경사도는 에너지대역도를 보아서는 알 수 없다.

3.6 요약과 결론

반도체 내에서 발생하는 주된 3가지 캐리어 움직임(표동, 확산 그리고 재결합생성)을 여러장에서 알아보았다. 각 경우에 있어서 먼저 캐리어 움직임이 정의되었고 그리고 도식화되었다. 표동은 전기장에 의한 전하를 띤 입자의 움직임이며, 확산은 높은 농도의 영역에서 낮은 농도의 영역으로 캐리어의 임의의 동적 움직임에 의한 이동이며, 재결합과 생성은 각각 캐리어의 소거와 생성이다. 다음으로 각종류의 캐리어가 정량적으로 분석되었다. 표동과 확산은 입자의 전류를 생성시켰다. (식 3.4와 3.17-3.19), 그리고 재결합-생성은 캐리어농도를 변화시키는 시간의 함수였다(식 334). 각 캐리어 움직임의 정량적 분석에 관련되어 주어진 반도체 시료에서 캐리어움직임의 크기를 규정하는 중요한 물질 파라미터인 “움직임의 상수”를 도입했다. 즉 캐리어이동도, 확산계수, 그리고 소수캐리어 수명시간은 각각 표동, 확산, 그리고 재결합-생성에 관련된 물질 파라미터들이다. 대부분의 반도체에서 캐리어 이동도는 도핑과 온도의 함수로서 아주 잘 규정되어 있다. 이동도의 자료가 그림 3.5와 3.7에 그려져있다. 그리고 Si에서의 캐리어 이동도를 나타내는 경험적인 관계식이 예제 3.1에 제공되었다. 축퇴되지 않은 반도체에서의 확산계수가 아인슈타인 방정식(식 3.25)를 사용하여 캐리어 이동도로부터 계산되었다. 반대로 주어진 반도체 시료에서 캐리어 수명시간을 결정하기 위하여 실험치가 사용되기도 한다.

비록 여러 가지 종류의 캐리어 움직임이 각각 도입되고 조사되었지만 이들은 반도체내에서 동시에 발생하게 된다. 수학적으로 여러 가지 캐리어움직임을 전체적으로 조합한 것이 연속방정식(식 3.46)이다. 연속방정식은 많은 실제적인 문제들에서 소수캐리어 확산방정식(식 3.54)으로 간략화된다. 부가적인 간략화와 소수캐리어 확산 방정식에 대한 효과가 표 3.1에 나와있다. 그리고 방정식들의 간략화된 형태로 광범위하게 이용되는 풀이식이 표 3.2에 요약되어있다. 이장에서 다른 관계식들과 조합된 연속방정식 혹은 소수캐리어확산 방정식은 외적인 교란에 노출된 반도체의 상태를 모델링하게 해 준다. 더 중요한 관계식들이 표 3.3에서 조합, 반복되었다.

표 3.3

저항률 그리고 저항률측정, hot-point probe측정, 평형페르미준위의 일정함, 불균일한 도핑과 그에 관계된 전기장, E-k그림, 소수캐리어 수명시간의 측정, 그리고 확산길이를 포함한 캐리어움직임에 관련된 여러 가지 주제들 역시 이장에서 언급되었다. 더욱이 에너지 대역도는 더 개발되었다. 특히 반도체내의 전기장의 존재는 대역의 구부러짐이나 위치에 따른 에너지대역의 변화를 초래함을 알아야한다. 에너지 대역도의 관찰에 의해 물질 내에서의 정전위와 전기장의 함수의존성을 밝힐 수 있다. 재결합 생성에 대한 설명에서 중앙전극 가까이에 또다른 준위가 추가되었다. R-G 중심으로부터 생성되는 이 준위는 에너지대역사이의 열적 교류에서 중대한 역할을 한다. 마지막으로 비평형상태를 나타내는 준페르미준위가 도입되었다.

연습문제

3장 문제안내표

3.1 에너지 대역도를 이용하여 다음을 가시화하여라.

(a) 반도체내의 전기장의 존재

(b) K. E. = 0 인 전자

(c) K. E. = EG/4인 정공

(d) 발광

(e) 직접적인 열적 생성

(f) 대역간 재결합

(g) R-G 중심을 통한 재결합

(h) R-G 중심을 통한 생성

3.2 간단히 답하여라.

(a) 1cm 길이의 반도체에 2V가 가해졌을 때 평균정공표동속도가 103cm/sec였다. 막대내의 정공이동도는?

(b) 디바이스 등급의 축퇴되지 않은 도핑된 반도체내에서 두 개의 우세한 캐리어 산란 메커니즘을 말하라.

(c) 주어진 반도체에서 진성물질일 때 과잉도핑된 물질에서보다 캐리어이동도가 (선택하시오 : 더 크다. 더 작다. 서로 같다.) 그리고 그 이유를 간단하게 설명하라.

(d) n형과 p형의 두 GaAs웨이퍼가 ND(웨이퍼1) = NA(웨이퍼2) ≫ ni와 같이 균일하게 도핑되었다. 어떤 웨이퍼가 더 큰 저항률을 보이겠는가? 설명하라.

(e) 실리콘 시료의 전자 이동도를 실온에서 1300㎠/V-sec 가 되게 한다. 전자 확산계수는?

(f) 저준위 주입의 수학적 표현은?

(g) 빛은 실리콘에서 캐리어들을 과잉되게 만드는데 이용된다. 이러한 과잉캐리어들은 (하나를 고르시오. : 대역 대 대역, R-G 중심, 광)을 통해 주로 재결합한다.

(h) 처리전에 한 개의 실리콘 샘플은 ND = 1014/㎤ 도너들과 NT = 1011/㎤ R-G 중심들을 포함한다. 처리후에 샘플은 NP = 1017/㎤ 도너와 NT = 1010/㎤ R-G 중심을 포함한다. 처리를 함으로써 소수 캐리어 수명이 증가 되는가? 또는 감소되는가? 설명하여라.

3.3 예제 3.1의 (b)부분을 완성시켜라.

3.4 (a) Modular Series on Solid State Devices, Addison-Wesley Publishing Co., Reading, MA Ⓒ 1991.에 있는 R. F. Pierret, Semiconductor Measurement Laboratory Operations Manual, Supplement A에서 실험 7번 Introduction and Measurement System 설명을 읽어보아라.

(b) (a)의 참고 자료에서 언급된 측정값은 실내온도에서 T = 150K까지 온도의 함수로써 ND < 1014/㎤ 실리콘 샘플에서 이동도를 결정하는데 쓰이고 T(K)에 대한 μn은 다음의 표에 나타나 있다. μn∝T-b[또는 ln(μn) = 상수(constant)-bln(T)]가 적합하다고 가정하면 역률(power factor)에 대한 최상의 적합한 값을 결정하는데 MATLAB polyfit 함수나 등가 최소 적합도†를 사용하여라. 적합한 선을 그리고 데이터의 log-log 도표위에 적당한 b의 값을 표시하여라.

†(x,y)에서 i=1에서 N 까지 변하는 N개의 좌표가 주어졌을 때 그값에 따른 최상의 적합도(best fit)를 가진 직선 y=a+bx는 y축에 교차되고 상대적으로 다음과 같다.

(c) (b)부분과 그림 3.7(a)를 비교하라. 저도핑된 샘플에서 나온 실험적 정보는 중요한가? 실험적으로 얻은 b값과 교과서표에 나와있는 b값은 일치하는가, 측정된 이동도 수치는 적당한 값인가?

표

3.5 진성과 최대 저항률

(a) 300K에서 진성의 Ge,Si 그리고 GaAs의 저항률을 결정하여라.

(b) 300K에서 Ge,Si 그리고 GaAs의 가능한 최대 저항률을 결정하여라.

3.6 저항률에 관한 문제

(a) 실내 온도로 유지되는 실리콘 샘플은 일정하게 N = 1016/㎤ 정공들로 도핑되어 있다. 식 3.8a를 사용하여 샘플의 저항률을 계산하라. 그림 3.8(a)로부터 생긴 ρ와 계산된 결과를 비교하라.

(b) (a) 부분의 샘플들은 NA = 1016/㎤ 억셉터들을 추가함으로써 보상된다. 보상된 샘플의 저항률을 계산하여라. (주의하여 문제에서 사용될 이동도를 선택하여라.)

(c) 실내 온도에서 진성 실리콘(NA = 0, ND = 0)의 저항률을 계산하여라. 여기서 나온 결과와 (b)부분의 결과를 비교하여라.

(d) 500-ohm 저항은 막대모양의 n형 Si로 만들어진다. 막대는 10-2㎠의 단면적을 갖고, 1㎝의 전류 도통길이를 갖는다. 요구되는 도핑을 결정하여라.

(e) 저도핑(ND < 1014/㎤) Si 샘플은 실내온도에서 100℃까지 가열된다. 실내온도와 100℃에서 ND ≫  ni 이다. 이 샘플의 저항률은 증가 하는가 또는 감소 하는가? 설명하여라.

식

모든 합들은 i=1에서 N까지이다. a와 b의 표현식에서 최상의 적합도 척도는 좌표와 적합한 선사이의 차이의 제곱값이 최소화 되어야 한다. 그래서 그것을 최소 제곱 적합도라 한다.

3.7 예제 3.1에 인용된 관계식들과 파라미터에 적합한 이동도를 이용하여 온도 300K에서 불순물농도에 대한 실리콘 저항률의 도표를 그려라. 범위 NA > 1013/㎤ 또는 ND < 1020/㎤ 이상의 n과 p형 실리콘 곡선들을 포함 하여라. 그림 3.8(a)와 결과를 비교하여라.

3.8 IC에서의 저항은 웨이퍼 표면 근처의 앏은 반도체층이다. 그러나 확산이나 이온주입(4장에서 논의된)에 의한 층들의 형성으로 인해 도핑 농도가 층의 깊이에 따라 변하게 된다.

(a) 폭 W, 길이 L, 그리고 깊이 d의 막대모양의 층이 주어지고 웨이퍼 표면에서 깊이 x를 가진 임의의 ND(X)가 변화한다고 가정하면 층의 저항이 다음과 같이 계산됨을 나타내어라.

식

(b) ND = NDOexp(-ax)+NDB에서 L = W, NDB = 1014/㎤, d = 5㎛, 그리고 1/a = 1㎛일 때 1014/㎤ ≤ NDO ≤ 1018/㎤ 에서 NDO에 대한 R을 계산하고 도시하여라.

3.9 (a) 연습문제 3.3에서 μ와 T에 관한 프로그램을 200K ≤ T ≤ 500K와 1014/㎤에서 1018/㎤ 까지 10단위로 경사진 ND나 NA 로 ρ(log scale)와 T의 semilog 도표로 그려라.

(주의 : 식3.8이 ρ를 계산하는데 사용되면 고온에서 낮게 도핑된 곡선은 잘못된 부분이 생기게 된다. 이유를 설명하여라. 식3.8이 계산에서 사용되면 ρ와 T에 대한 프로그램은 이 부분을 수정하기위해 어떻게 변경되어야 하나?

(b) Li and Thurber, Solid-State Electronics, 20, 609(1977)의 그림 7번과 얻어진 n형 도표를 비교하여라. Li and Thurber, Solid-State Electronics, 20, 609(1977)의 그림 7번과 얻어진 p형 도표를 비교하여라.

3.10 바깥온도를 측정하기위해 온도센서를 설계하려고 한다. Lafayette IN(-30℃≤T≤ 40℃), Si 의 막대모양과 연관하여 저항의 변화에 따른 온도센서의 기본적 동작을 결정하여라.

(a) 축퇴되지 않은 도핑들과 알맞은 디바이스 영역을 정하고, 손쉽게 측정될 수 있는 저항(1Ω < R <1000Ω)이 필요 하다. 도핑과 센서 규모를 나타내어라.

(b) 동작 온도 범위를 넘어선 센서의 민감도를 표현하여라. 민감도와 관련하여 낮거나 높은 도핑을 사용하는 것이 좋은가? 이유를 설명하여라.

(c) 센서 동작의 고온과 저온 온도 범위 한계는?

(d) 요구되는 동작 온도 위에서 센서의 T에 대한 R을 도시하여라.

3.11 반도체 내부에서 온도에너지만으로 비교적 높은 캐리어 속도에 영향을 미치는 것으로써 알려져 있다. 실내온도로 유지되는 축퇴되지 않은 반도체를 고려해 보고 전도대에서 최대 전자 분포에 따른 운동에너지를 갖는 전자의 열속도를 계산하여라. 계산시 m* = mo으로 놓아라. (이 문제는 문제 2.7 또는 2.8의 전 단계라고 가정한다.)

3.12 에너지 대역도의 해석

300K에서 6개의 실리콘 시료들은 그림 3.12에 있는 에너지 대역도와 같은 특징을 갖는다.

분석을 위해 특수한 대역도를 선택한후 문제에 답하라. 가능한 반복해서 다른 에너지 대역도를 사용해 보아라.

(a) 주로 평형상태로 나타나는가? 어떻게 알수 있나?

(b) x의 함수로 반도체 안에 정전위를 나타내어라.

(c) x의 함수로 반도체안의 전기장을 나타내어라.

(d) 대역도에 그려진 캐리어는 전체 에너지 변화없이 x = 0과 x = b 사이에서 앞뒤로 움직인다. 반도체 내부에서 위치 함수로 캐리어 K.E와 P.E를 나타내어라.

(e) x에 대해 n과 p를 대략적으로 나타내어라.

(f) 같은 좌표계에서 위치함수로 Si 샘플안에 있는 전자 표동 전류 밀도(JN⃒diff)와 전자 확산 전류 밀도 (JN⃒diff)를 대략적으로 나타내어라. 모든 점에서 전류밀도의 적당한 극을 그려넣고 두성분을 정확히 나타내어라. 또한 간단히 풀이 과정을 설명하여라.

3.13 BJT의 중심영역에서 불균일한 도핑은 그 영역을 통과한는 소수캐리어를 돕는 내부(built-in) 전계를 만들어 내고, 디바이스의 최대 작동 속도를 증가 시킨다. BJT가 중심영역 폭이 L이고 실내 온도에서 평형상태로 유지되는 Si 디바이스라 가정하자 불균일 억셉터 도핑은 다음과 같다.

p(X) ≅ NA(X) = nie(a-x)/b  .  .  . 0 ≤ x ≤ L

(a) 에너지 대역도에서 Ec, Ef, Ei, Ev를 나타내는 지역 0 ≤ x ≤ L에 대한 에너지 대역도를 그리고 풀이과정을 설명하여라.

그림 3.12

(b) 위치 함수로 영역내에 있는 ξ-field를 나타내어라. x = L/2에서 ξ값을 계산하여라.

(c) 내부(built-in) 전계는 x=0에서 x=L까지 움직이는 소수 캐리어 전자들의 운동을 돕는가?

3.14 (a) 교재에서 나온 내용을 토대로 온도 300K로 유지되는 도핑된 Si 1014/㎤ < NA 또는 ND < 1018/㎤에서 적절한 도핑에 따른 DN과 DP의 변화치를 대략적으로 도시하여라.

(b) 예제3.1에서 인용된 관계식과 파라미터를 이용하여 온도 300K에서 유지되는 도핑된 Si 1014/㎤ < NA 또는 ND < 1018/㎤에서 NA과 ND에 대한 DN과 DP의 도표를 나타내어라.

(c) (b)의 결과에서 도핑한계가 1018/㎤인 이유는 무엇인가?

3.15 n1 = p1 = ni가 되도록 ET = Ei를 취하고 Δn =Δp로 놓고 τn이 τp 로 비교된다면 특정한 재료 형태에서 저준위 주입을 할 때 식(3.35)의 일반적 경우인 R-G 관계식이 식(3.34)의 특수 경우 관계식이 됨을 보여라.

3.16 ∂Δnp/∂t = DN∂2ΔnP/∂x2-∂nP/τn + GL은 전자들의 소수 캐리어 확산 방정식이라 한다.

(a) 확산방정식이라고 하는 이유는?

(b) 이 방정식을 소수캐리어 방정식이라 하는 이유는?

(c) 이 방정식은 저준위 주입 아래에만 유효하다. 그 이유는?

3.17 정상상태 조건에서 다음의 가정이 성립되면 식이 소수 캐리어 확산 방정식의 특수 경우 풀이에 이용됨을 증명하라.

Δpn(x) = Δpn0(1-x/L) .  .  .  0 ≤ x ≤ L

(1) 길이 L의 n형 반도체에서 모든 재결합-생성(R-G)을 무시한다.

(2) 경계 조건 Δpn(x)=Δpn0(1-x/L)과 Δpn(L) = 0을 적용한다. (재결합-생성(R-G)은 소수캐리어 확산 길이 이하일때 알맞는 근사법이다. 위 형태의 Δp(x)풀이식은 실제 문제에서 자주 사용된다.)

3.18 모든 캐리어들을 일시적으로 없애는 신비로운 광선이 지구를 빛추고 있다. 다수 캐리어에는 영향을 미치치 않는다. 조명에 의해 영향을 받지 않는 평형 상태에서, 시간 t=0에 균일 도핑된 실리콘 웨이퍼에 광선을 빛춘다고 하자. 도핑된 웨이퍼는 NA = 1016/㎤, τn = 10-6sec 그리고 T = 300K이다.

(a) t = 0+에서 Δn은 무엇인가? (t = 0+는 t = 0 이후 미세한 부분이다.)

(b) t = 0+에서 재결합이 주로 일어나는가? 이유를 설명하여라.

(c) t = 0+에서 웨이퍼안에 저준위 주입 상태가 존재하는가? 설명하여라.

(d) 알맞는 미분방정식으로 t > 0에 대한 Δnp(t)를 유도하여라.

3.19 실리콘 웨이퍼( NA = 1014/㎤, τn = 1, T= 실내온도)는 시간 t ≫τn에서 최초로 실리콘 체적 전체를 균일하게 ㎤-sec당 GLO = 1016 정공 전자쌍에 빛을 빛춘다. t = 0에서 빛의 밀도가 감소 한다. t ≥ 0에서는  GL = GLO/2을 갖는다. t ≥ 0 에서 np(t)를 결정하여라.

3.20 한쪽이 무한히 긴 p형 막대에(그림 3.20) 체적 전체를 균일하게 ㎤당 GL 전자 정공쌍을 만드는 빛을 빛춘다. 동시에 캐리어는 x = 0에서 Δnp(x) = 0을 만들면서 x = 0 에서 캐리어를 추출한다. 정상상태 조건과 모든 x에 대해 Δnp(x) ≪ po 가 성립된다면 Δnp(x)를 결정하여라.

그림 3.20

3.21 길이 L의 균일 도핑된 n형 Si 막대의 양쪽 끝에 x = 0과 x = L에서 과도 정공 γND을 만들정도의 빛을 비춘다. (그림3.21) 조명의 파장과 강도는 막대의 내부(0 < x < L)로 빛이 통과되지 못할 정도이고, γ = 10-3이다. 또한 정상상태 조건이고 T = 300K, ND ≫ ni 이다.

(a) 정량론을 토대로 Δpn(x)해를 예상되는 일반적인 형태로 나타내어라.

(b) 빛을 비춘 막대 내부는 저준위 주입 상태가 우세한가? 설명하여라.

(c) 막대 안에서 Δpn(x)을 결정하는 간단한 미분방정식을 써라.

(d) 이 문제에 적합한 Δpn(x)해와 경계조건의 일반적인 형태를 써라.

그림 3.21

(e) x = 0에 빛을 비춘 막대안에서 흐르는 정공 전류(J)의 표현식을 만들어라. [답은 Δpn(x)해의 일반적인 형태에서 나타나는 임의의 상수(S)로 나타날수도 있다.]

3.22 그림 3.33에 그려진 바와 같이 무한한 반도체의 x > 0부분에 빛을 비춘다.

빛은 막대의 x > 0인 영역 전체에 균일한 GL = 1015 전자 전공 쌍/㎤-sec를 만들어 낸다. x < 0 에서 GL = 0, 정상상태이고 반도체는 실리콘이다. 전체 막대는 균일하게 도핑되고 ND = 1018/㎤, τ = 10-6sec, T = 300K이다.

그림3.22

(a) x= -∞에서 정공 농도는? 설명하여라.

(b) x= +∞에서 정공 농도는? 설명하여라.

(c) 주로 저준위 주입 상태인가? 설명하여라.

(d) 모든 x에서 Δpn(x)를 결정하여라.

주의 : (1) x > 0 와 x < 0 에 각각의 Δpn(x) 표현들이 적용된다.

(2) Δpn와 [eqn: PARTIAL]Δpn/∂x는 x = 0에서 연속적이어야 한다.

3.23 CdS는 가시부분의 스펙트럼에서 작동되는 상업적 광도체(photoconductor)에 가장 널리 사용된다. CdS 높은 민감도를 가지고, 스펙트럼 반응은 거의 사람의 눈과 일치 한다. 모델 VT333 CdS 광도체는 그림3.23에 그려져 있다.

그림 3.23

(a) 전도막이 뱀같은 모양인 이유는?

(b) VT333 저항 모양은 폭 0.3mm, 길이 3m, 증착된 CdS 막의 두께를 5㎛로 어림 잡고 ND = 1013/㎤ ≫ ni이고 μn = 100㎠/V-sec이다. 디바이스의 저항을 계산하여라.

(c) VT333은 극히 작은 미시적 빛으로 비추어질 때 250Ω 저항을 나타낸다. 저항값을 얻는데 필요한 GL을 결정하는데 일반 관계식이 사용될수 있나?

3.24 반도체에 빛을비추기 전과 후의 평형과 정상상태 조건은 그림 3.24에 나타난 에너지 대역도로 알수 있다. T = 300K, ni = 1010/㎤, μn = 1345㎠/V-sec, μn = 458㎠/V-sec이다. 주어진 수치로 부터 다음을 결정하여라.

(a) no과 po 그리고 평형캐리어 농도

(b) 정상상태 조건에서 n과 p

(c) ND

(d) 반도체에 빛이 비추어 질 때 저준위 주입이 이루어지는가? 설명하여라.

(e) 빛을 비추기 전과 후의 반도체의 저항률은 얼마이가?

그림3.24

3.25 실내온도로 유지되고, ND = 1015/㎤ 도너로 균일하게 도핑된 일부분의 Si 샘플(0 ≤ x ≤ L)은 다음식과 같은 조건에서 정상상태 교란이 되기 쉽다.

n ≅ ND

p = ni(1 - x/L) + ni2/ND  .  .  .  0 ≤ x ≤ L

n ≅ ND이기 때문에 0 ≤ x ≤ L영역에서ξ = 0이라고 가정한다.

ξ = 0으로 주어질 때 대역도에 Ec, Ei, EN,, Ev, 그리고 Fp를 포함하여 교란영역에 대해 상세히 에너지 대역도를 그려라.

3.26 (a) 샘플 프로그램 2번에서 가장 먼저 고려되고 예제 3.5에서 분석된 실험적상황에 대해 x에 대한 FN와 Fp를 자동적으로 표시하는 matlab 프로그램을 작성하여라. τp = 10-6이고 T = 300K로 유지되는 Si샘플을 가정하여라. 프로그램을 쓸 때 입력변수로 ND와 Δpno를 취하여라.

(x/Lp)max = ln[100Δpno/po)]를 가지고 Lp단위로 x축을 그리고 (FN-EV)/kT와(FP-EV)/kT을 표시하는데 kT단위로 y축을 그려라. ymin = -5로, ymax = 45로 놓아라. 또한 그림에서 EV와 EC의 위치를 결정하여라.

(b) ND = 1015/㎤와 Δpno = 1010/㎤인 프로그램을 동작시키고 예제 3.5에 그려진 대역도와 결과를 비교하여라.

(c) 가정된 저준 주입은 Δpno ≪ ND 임을 생각하고 ND와 Δpno에 다른 값들을 넣어 프로그램을 동작시켜보아라.

4. 소자제조의 기초

이 장에서는 실리콘 소자 제작을 간단히 조망해 본다. 소자 제작의 조망은 특정한 소자를 고려하여 분석하기 전의 마지막 준비 단계이다. 이 장의 목적은 소자 구조의 물리적 성질에 대한 일반적인 감각을 개발하는데 있다. 더욱이 소자의 제조 방식은 소자 분석에서 있을 수 있는 간략화, 가정, 기타 등등에서 영향을 미치는 소자의 파라미터에 영향을 끼친다. 비록 완전히 이론적으로 접근한다해도 제작 방법과 과정의 유사성은 필연적이다.

다음으로 우리가 살펴볼 것은 일반적인 “벽돌쌓기(building block)” 과정이다. 이 과정은 조합되어서 사용되며, 보통 현대 소자나 IC 제작에서 여러 차례 반복되는 과정이다. 부수적으로 교재의 Part Ⅱ에서 처음으로 분석될 소자인 pn접합 다이오드 제조과정의 순서를 설명하였다. 이 장에서는 IC 제작을 더 잘 설명하기 위하여 CPU(central processing unit)의 제작에 대한 설명으로 끝을 맺고 있다. 부가적인 정보를 위해 Part Ⅰ의 열람표에 소자 제작에 대한 좋은 책들을 소개하였다.

마지막으로 이 장이 최초의 “읽기전용(read only)”장임을 밝히고자 한다. 앞의 General Introduction에서 설명되었듯이 이 읽기전용의 장들은 일반적인 질적 정보를 제공하기 위한 것이다. 읽기전용에는 적은 숫자의 등식들이 있고, 예제문제는 없으며, 있다고해도 연습문제 뿐이다. 또한 앞의 세장의 끝에 있는 연습문제들에 대한 문제 안내표는 없다. 만일 이 장의 내용이 강의된다면 필기할 필요없이 듣는 것으로도 충분할 것이다.

4.1 제작과정

4.1.1 산화

높은 질의 산화물을 생성한다는 점은 상업용 소자 제작에서의 Si의 우세성을 잘 보여준다. SiO2는 수많은 소자구조에서 절연체로서 사용되며 소자제작시 확산의 장애물(4.1.2절을 보라.)로서도 작용한다. 실리콘은 원래 반응성이 뛰어나서 상온에서 노출시키기만해도 금새 산화막을 형성한다. Si를 약간 높은 온도에서 산소나 수증기에 반응시킴으로서 소자제작시 SiO2층의 두께 조절이 가능하다. 어떤 경우에서든지 산화되는 물질은 현존하는 산화막을 통과하여 확산하며 Si - SiO2 경계면에서 반응하여 SiO2를 형성한다. 이에 관련된 전체 반응은 다음과 같다.

식 4.1a

식 4.1b

그림 4.1 생산라인(인텔사의 Fab-9 제작시설)의 산화와 확산에 사용되는 노. 사진 우측에 보이는 것이 수평으로 나온 노의 관 끝쪽이다. 표준적인 클린룸용 의복을 한 작동자가 노의 조절기 옆에 앉아있다. (인텔사의 도움으로 제공됨)

산소와 수증기를 이용한 SiO2의 성장은 각각 건식과 습식 산화로 불리워진다. 건식산화는 주로 더 우세한 Si - SiO2 계면특성을 가지므로 MOSFET에서 게이트산화와 같이 소자구조에서 대부분의 중요한 절연영역을 형성하는데 사용된다. 그 반면에 습식산화는 더 빠른 속도로 일어나므로 두꺼운 산화막 형성에 사용된다.

그림 4.2 (a) 간략하게 도식화된 산화시스템. (b) 산화과정에 대한 짧은 설명

그림 4.1에 생산라인의 산화/확산 노와 사진이 나와있다. 노와 입력 시스템의 간략화된 그림이 산화과정에 대한 짧은 설명과 더불어 그림 4.2에 나와있다. 노에서의 표준적인 산화온도는 저항가열에 의하여 행해지며, 800℃에서 1200℃이다. 보통 코일 모양의 가열소자들이 3가지 독립된 영역으로 나뉘어 조절된다. 바깥쪽 영역에서는 노의 끝에서 잃게되는 열을 보상해 주기위해서 더 큰 전력으로 동작된다. 그러므로 비교적 긴 중심영역은 ±1℃의 균일한 온도로 유지되게 된다. 노의 중심 아래쪽 관은 보통 깨끗한 석영(fused quartz)으로 만들어지며 SiC와 다결정질 Si 관도 사용된다. 산화되어질 Si 웨이퍼들은 칸으로 나뉜 석영용기에 수직으로 담겨져 노의 중앙부로 넣어진다. 건식산화 과정에서는 산소기체가 관의 뒤로 공급되어진다. 습식산화는 가열된 플라스크내의 담겨진 물을 통해 운반기체(Ar 이나 N2)를 사용하여 기포를 만들거나 관의 입구에서 O2와 H2를 연소시켜줌으로써 행해진다. 후자의 방법을 열적 습식산화(pyrogenic wet oxidation)라고 부른다. 노에서 필요로 하는 시간은 노의 온도, 요구되는 산화두께, 그리고 Si 표면의 방향성에 의해 결정된다. (특정한 상황에서는 다른 요인이 포함될 수 있다.) 대표적인 건식, 습식 산화 성장곡선이 그림 4.3에 그려져 있다. 상용 시스템에서는 웨이퍼 로딩(loading), 노 내부로의 삽입, 노의 온도변화, 그리고 기체조절등이 자동화 되어있다.

그림 4.3 건식, 습식 산화 성장곡선. (a) (100)과 (b) (111) 실리콘 표면위에 형성된 SiO2의 두께가 시간의 함수로 그려져 있다.

4.1.2 확산

고체에서의 확산은 역사적으로 중요하며 도펀트 원자를 반도체 격자내로 넣는, 아직도 널리 사용되고 있는 방법이다. 기본적인 과정이 그림 4.4에 그려져 있다. 그림 4.4의 Si 웨이퍼 반도체 결정은 요구되는 불순물을 지닌 고체, 액체, 그리고 기체 소스에 노출되게 된다. 웨이퍼 표면에서의 반응은 즉시 반도체 결정 옆으로 도펀트 원자들을 제공하게 된다. 상승된 온도에서 원자는 산화물에 의해 보호되지 않는 반도체의 다른 영역으로 천천히 확산한다. 확산은 물론 불순물 원자의 농도가 결정내보다 결정 바깥에서 더 크기 떄문에 발생하는 것이다. 이 방법에 의해 만들어지는 표면 도핑농도는 아주 높으며(1021/cm3까지 이름), 확산하는 원자들과 관련하여 이 표면 영역은 n-이나 p-형의 성격을 지니게 된다. 알아두어야 할 것은 비록 보통의 도펀트보다 느리기는 하지만 SiO2내로도 확산이 일어나기는 한다는 것이다. 이는 SiO2층이 그 아래의 Si층을 제한된 시간동안에만 보호할 수 있다는 것을 의미한다. 주어진 도펀트에 있어서 보호될 수 있는 시간은 산화물의 두께, 확산속도, 그리고 바탕의 도핑에 의존적이다.

그림 4.3 계속

확산은 보통 산화에 사용되었던 동일한 시스템에서 행해진다. 확산온도도 거의 비슷하여 900℃에서 1200℃에 이른다. 한가지 주된 차이점은 산화환경에서는 도펀트 소스가 있다는 것이다. 액체소스를 사용한 인 확산의 특정한 예가 그림 4.5에 나타나 있다. 운반기체인 N2는 상온에서 액체인 phosphorus oxychloride(POCl3)를 통해 기포를 만들며 통과하게 된다. N2는 액체소스를 통해 그 수증기를 노의 관속으로 나르게 된다. 작은 비율의 산소도 동시에 노로 들어가 POCl3와 반응하여 Si 웨이퍼 표면에 P2O5를 증착하고 Si는 P2O5와 반응하여 실리콘으로 확산하는 인의 원자들을 자유롭게 해준다. 더 높은 온도에서는 바람직하지 못한 표면 화합물들이 형성되기 때문에 앞서 이야기한 과정은 종종 도펀트 소스를 제거하고, 노의 온도를 올리며, 이미 투입된 불순물들을 더 빠른 속도로 더 깊이 실리콘 내에 들어가게 하는 두 번째 단계와 혼합되어진다. 이 두 단계의 과정에서 소스가 제거되지 않은 단계를 predeposition이라고 하며 소스가 제거된 부분을 drive-in이라고 한다.

그림 4.4 기본적인 확산과정

그림 4.5 액체 소스를 이용한 인 확산의 도식화

2차적인 효과를 무시하면 predeposition과 drive-in 과정 이후에 반도체 내의 위치 대 불순물 농도는 다음으로부터 계산될 수 있다.

식 4.2a

식 4.2b

아래첨자로 써진 1과 2는 각각 predeposition과 drive-in을 뜻한다. x는 반도체 표면으로부터 측정한 반도체 내부로의 거리이고, N(x, t)는 주어진 시간 후의 깊이 x에서의 불순물 농도이고, N0는 predeposition 동안의 x = 0에서의 농도, b는 주어진 불순물과 노의 온도에 의한 확산계수이다. 보충적인 에러함수인 erfc는 대부분의 수학 참고서에 언급된 함수이다. 1000℃에서 10분간 인을 predeposition한 후, 1200℃에서 30분간 drive-in한 시료의 계산 결과가 그림 4.6에 나와있다.

그림 4.6 계산된 인 확산 프로필. (N0 = 1021/cm3, D1 = 2.58 × 10-14cm2/sec, t1 = 600sec, D2 = 2.49 × 10-12cm2/sec, t2 = 1800sec)

4.1.3 이온 주입

이온 주입은 여러 가지 방법으로 도펀트와 다른 원자들을 반도체의 표면 가까이의 영역으로 투입시키게 한다. 이온 주입은 더 얕은(shallow) 접합, 더 낮은 프로세싱 온도, 그리고 더 정확한 조절의 필요성에 의해서 많이 사용되는 제작과정이 되었다. 이온 주입과정은 불순물 이온의 생성, 5keV에서 1MeV의 높은 에너지로의 가속, 그리고 반도체 속으로 투입됨에 의하여 불순물이 삽입된다.

그림 4.7 이온 주입 시스템의 도식화. ( Ⓒ 1990 Addison-Wesley Publishing Co., Runyan 과 Bean[9]으로부터 )

예상한 바와 같이, 주입된 이온들은 경로를 따라 결정속으로 들어가 반도체의 원자를 교체한다. 더욱이, 이온들 자체는 반드시 격자쪽위에 안정되는 것은 아니다. 그러므로 다음순서인 어닐링(반도체를 가열), 모든 과정의 집적화 부분은 결정체 손실을 제거하고 주입된 도펀트들을 활성화하기에 필요하다.

간결화된 이온주입 시스템의 모형도와 상업용 주입 시스템의 end-station 사진이 그림 4.7 과 4.8에 각각 나와 있다. 바람직한 불순물의 이온들은 그림 4.7의 맨끝쪽에 보여진 이온 소스에서 생산된다. 이온들은 다음에 이온 소스에서 생산되길 원하지 않는 이온을 제거하는 질량 분석기 속으로 가속된다. 결과적으로 이온 빔은 미리 맞추어진 동작 전위로 가속되고, 초점이 맞추어져, 최종적으로 웨이퍼의 표면 위로 주사된다. 주사는 웨이퍼를 기계적으로 움직이거나, 정전계적으로 혹은 두 가지 방법의 조합으로서 성취된다. 웨이퍼로의 전기적인 접촉은 주입된 이온을 중화하기 위한 전자의 흐름을 허용한다. 아주 정확한 총 주입 이온의 개수/cm2의 결정은 도스(dose)라고 불리고 기호가 φ 이며, 주입 시간에서의 목표 전류의 적분에 의하여 얻어진다.

이온 주입에 의한 농도 프로필은 가우시안(Gaussian) 분포함수의 일반적인 형태를 가지며 수학적으로 다음과 같이 묘사된다.

식 4.3

그림 4.8 인텔 Fab-9 제작설비의 이온 주입 시스템 end-station 사진. 윗쪽 사진은 스테이션과 관련된 두 개의 단자를 보여준다. 왼쪽 단자는 웨이퍼 carousel에 웨이퍼를 싣기위해 열려진 상태이고, 닫혀있는 오른편에서 이온주입이 일어나고 있다. 아래의 사진은 웨이퍼 carousel을 확대한 사진이며, 로봇 팔이 carousel에 웨이퍼를 자동으로 싣고 내린다. (인텔 회사 제공 사진)

통계에 능숙한 사람들을 위하여 말하자면 Rp는 평균을 말하며 ΔRp는 분포함수의 표준편차를 말한다. 이온 주입 문헌에서는 Rp와  ΔRp는 각각 projected range와 straggle로 불리운다. 주입 이온과 기판 물질에 의하여 변화하는 이 파라미터들은 이온 에너지에 상당히 비례한다. 여러 에너지에서의 인의 Si로의 주입 분포에 대한 계산된 예제가 그림 4.9에 나와 있다.

확산과 마찬가지로 Si 웨이퍼는 부분적으로 이온 주입동안에 마스크 되어질 수 있다. SiO2, Si3N4의 박막과 아주 가끔은 포토 레지스트(Photoresist)와 Al이 이러한 용도로 쓰여왔다. 기본적으로 주입된 이온은 밑에 놓인 실리콘에 이르기 전에 마스크 물질에서 멈추게 된다.

그림 4.9 1014/cm2의 일정한 도스를 가정한 계산된 인 이온주입 프로필

이온 주입은 확산을 넘어 많은 장점을 제공한다.  그것은 본질적으로 주입 자체가 대개 실내 온도에서 행해지는 것과 함께 저온 과정이다. 다음의 어닐링은 차후의 산화처럼 IC 공정중에서 종종 또 다른 고온 과정이다. 만약 분리된 어닐링이 요구된다면  최상의 조건 아래서 600℃ 아래 온도에서 실행될 수 있다. 어떤 경우든지, 농도 프로필의 바람직하지 않은 이온의 퍼짐은 이온 주입에 의해서 줄어들 수 있다. 이온 주입은 또한 불순물 농도의 정확한 조정을 가능하게 하고, 실제적으로 어떤 원자라도, 어느 주어진 기판에라도 주입될 수 있다. 흥미로운 근래의 발전은 웨이퍼의 표면 밑에 SiO2층를 생산하여 절연체상 실리콘(silicon on insulator) (SOI) 구조위에서 실리콘을 생성하는, 높은 양의 산소아래서 실리콘에 주입하는 것이다. 결론적으로, 주입이 전형적으로 아주 얕은 농도 프로파일을 보여주는 그림 4.9를 주시하라. 따라서 주입은 확산에서의 predeposition 과정을 대치에 왔고, 이상적으로 극도의 얕은 접합을 요구하는 많은 근대 소자구조에 적합하다.

4.1.4 리소그래피(Lithography)

확산과 이온 주입에 관해 이야기하면서, 다른 마스킹 물질이나 SiO2에 관해서 이야기 하였다.  웨이퍼의 표면에 규정된 영역에서  박막의 선택적인 제거, 절연체의 패터닝(patterning), IC를 형성하는데 요구되는 금속들은 리소그래피(lithography)라 불리는 과정에 의해서 얻을 수 있다. 생산라인 리소그래피 스테이션의 사진은 그림 4.10에 나와 있다.

리소그래피 과정에서의 주요한 과정이 그림 4.11에  SiO2 박막 패터닝을 예로 들어 이용하였다. SiO2로 덮인 웨이퍼의 가장 위 표면은 액체로 공급되는 포토레지스트라 불리는 자외선에 민감한 물질에 의해서 첫째로 덮혀져 있다. 몇 방울의 액체가 웨이퍼 위에 놓여지고, 웨이퍼는 얇은 일률적인 코팅을 생산하기 위해서 고속으로 회전된다. 회전 이후에, 비교적으로 낮은 온도(80℃-100℃)에서 짧은 ‘미리 구움(prebake)’이 용제를 레지스트(resist) 밖으로 몰아 내고, 표면 점착을 증가 시키기 위해 수행 된다. 강화된 포토레지스트는 사진의 감광 유제와 유사하다.

다음 과정은 그림 4.11(b)에 그려져 있는 것처럼 자외선을 이용하여 마스크를 통해 레지스트를 노출시키는 것이다. 여기서 마스크는 조심스럽게 준비된 SiO2 박막의 모양이 될 복사본을 포함하는 유리 또는 석영 사진판이다.  마스크 위의 유제 안에서 어두워진 부분은 자외선이 차단된다. 빛에 노출된 포토레지스트의 부분은 사용된 레지스트의 형태에 따라 변하는 화학적인 반응을 겪게 된다. 음의 레지스트에서 빛이 가해지는 영역은 중합되고 제거되기가 더 어려워진다. 현상액(developer)에 놓여질 때 중합영역은 남게 되고, 반면에 노출되지 않은 영역은 용해되고 씻겨서 없어져 버린다. 현상 이후에 전체 결과는 그림 4.11(c)에 오른쪽 편에 그림으로 나와 있다. 양의 레지스트는 알칼리성 현상액에서 레지스트의 용해도를 극적으로 낮추는 많은 양의 감광제를 포함하고 있다. 이 감광제는 그림 4.11(c)의 오른쪽 편에 보여진 것처럼 빛에 노출된 영역을 선택적으로 제거하도록 할 때 파괴된다. 정보적인 측면에서 음의 레지스트는 초기 IC 공정에서 널리 쓰였다. 양의 레지스트는 더 나은 작은 기하학적 조절이 가능하므로 현재 주요한 형태로 쓰이고 있다.

그림 4.10 SSI 150과 develop 시스템(윗쪽 사진의 왼쪽 가운데)으로 이루어진 생산라인의 리소그래피 스테이션과 Nikon stepper(윗쪽 사진의 오른쪽 가운데). SSI 150 시스템의 윗쪽이 아래 사진에 더 잘 나와있다. SSI 150은 coat와 prebake, develop 그리고 harden 과정을 행한다. 사람의 개입 없이 웨이퍼가 SSi 150으로 들어가고, Nikon stepper로 들어갔다가 나온 뒤 SSI 150의 두 출력 단자중 하나로 다시 나온다. (인텔사의 사진)

그림 4.11 리소그래피 과정의 주요단계. (a) 레지스트의 응용, (b) 마스크를 통한 레지스트의 노출, (c) 현상 이후, 그리고 (d) 산화물 식각과 레지스트 제거후 (Ⓒ1988 Addison-Wesley Publishing Co., Inc의 Jaeger[8]로 부터)

마지막 과정에는 SiO2 박막으로 패터닝되는 것이 포함된다. 다음으로 계속된 노출과 develop으로 포토레지스트는 웨이퍼에의 점착성 증가와 차후의 에칭에서의 저항의 증가를 위해 120℃ - 180℃에서 20 - 30분 동안 가열되게 된다. SiO2의 경우 완충된 산인 HF의 에칭은 밑에 놓여 있는 박막의 보호되지 않은 부분을 용해하기 위해서 쓰여진다. 마지막으로 작업을 마친 포토레지스트는 벗겨져 버린다. 이것은 asher라고 불리는 산소 플라스마 체계에서의 레지스트를 산화(태움는)시킴에 의하여 레지스트를 부풀리거나 들어 올리는 화학적 작용에 의해서 이루어 진다.

방금 설명된 자외선이 기초가 된 리소그래피 과정의 한계는 근대 소자의 영역이 줄어듬에 의하여 밀려나게 된다. 더 짧은 파장의 자외선 소스와 특별한 보충 기술은 작은 영역의 한계를 확장 시켜 왔다. 그럼에도 불구하고, x-ray를 이용하는 리소그래피 체계는 발전되어 왔고 다가올 미래에 정상 궤도에 들어설 것 같다.

4.1.5 박막 증착

바깥으로 소자 구조를 연결 시키기 위해서는 금속층의 증착과 패터닝이 요구된다. 사실, 복잡한 IC는 전기적으로 고립된 3개 때로는 4개의 금속화된 층을 가지고 있다. 금속층의 전기적인 고립은 다음으로 중재하는 유전층의 점착이 요구된다. 박막은 물질의 상호 확산을 막고 오염으로부터 회로나 소자를 보호하기위해 증착된다. 증착을 위한 사용 방법에서 요구되는 박막은 다음에 재검토된다.

이베포레이션

이베포레이션은 박막 증착의 오래되고 좀더 직접적인 방법중의 하나이다. 그림 4.12에 구현된 것처럼 증발된 물질은 진공 챔버 안에서 저항 가열 소스 홀더 위나 안에 놓여 지게 된다. 예를 들어 Al을 이베포레이션하기 위해서, 작은 Al 선은 텅스텐 필라멘트나 보트 위에 놓여 졌다. 박막이 증착되는 기판은 소스를 직면하는 챔버안에서 위치가 정해진다. 그 다음에 챔버는 진공이 되고 홀더에 전원이 공급되고 소스는 증발하게 된다. 줄어진 압력 때문에 소스 물질은 방해받지 않고 기판으로 이동하고 박막으로서 증착된다.

일반적으로 말하자면 뜨거운 필라멘트 이베포레이션은 꽤 높은 수준의 오염이 되기쉽다. 전자빔 이베포레이션, 전자광에 의해 가열된 소스에서의 여러 가지 과정은 오염을 제거하지만 소자를 악화시키는 x-ray를 생성한다. 결과적으로 이베포레이션은 언급된 문제점들이 별로 문제가 안될 경우, 간단한 소자를 만드는데 널리 쓰이기는 하지만 근대 IC의 생산 라인 공정에서 좀처럼 쓰이지 않는다.

스퍼터링

증발처럼 스퍼터링은 진공 챔버에서 행해진다. 소스 물질과 기판은 그림 4.13에 나와 있는 것처럼 고전압 전원에 연결된 반대편의 평행 판 위에 놓여 지게 된다.

그림 4.12 핫 필라멘트 이베포레이션(Hot-filament evaporation).

그림 4.13 직류 스퍼터링 시스템의 도식. 웨이퍼가 시스템의 양극에 놓여 있고, 소스물질이 음극을 덮고 있다.(ⓒ1988 Addison-Wesley Publishing Co., Inc 의 Jaeger[8]로부터)

증착이 되는 과정은 먼저 챔버(chamber)를 진공으로 만든 다음 낮은 압력의 스퍼터링 기체, 보통 Ar을 챔버 내로 흘려준다. 전극에 전압을 가해주게되면 Ar 기체를 이온화하게 되고 플레이트 간에 플라즈마를 발생시키게 된다. 소스 물질로 덮여있는 플레이트는 기판에 비해 음전위로 유지되므로 Ar+ 이온은 소스물질이 덮여있는 플레이트로 가속되게 된다. Ar+ 이온의 충격으로 소스원자와 분자들은 플레이트로부터 방출되게 된다. 방출된 원자와 분자는 중성화하기 위하여 요구되는 박막을 증착시킬 기판을 향해 날아가게 된다. 금속증착에는 직류전원이 필요할 것이고, 절연체를 증착시키는 경우에는 교류전원이 필요할 것이다. 화합물을 스퍼터링할 때 박막의 화학양론을 맞추기 위하여 구성물질중 하나를 기체화하여 도입하는 것이 필요하기도 하다. 적당한 생산량의 낮은 온도, 낮은 오염도를 가진 박막을 만들기 위해 스퍼터링은 Al과 그밖의 금속을 증착하는 주요한 경제적 수단이 되었다.

화학 기상 증착법 (CVD : Chemical Vapor Deposition)

화학 기상 증착법에서는 하나 혹은 그 이상의 기체 종류들로부터 박막을 증착한다. 화합물이 박막형성을 위해 분해되기도 하고 기체상태의 원소들이 반응하여 박막을 만들기도 한다. CVD 반응은 항상 표면에 제한되며 기체 흐름에 노출된 웨이퍼의 표면에서 주로 발생한다. 사용되는 CVD는 세가지 범주로 구분된다. 그것들은 APCVD 또는 단지 CVD(atmospheric pressure), LPCVD(low pressure), 그리고 PECVD(plasma-enhanced)로 나뉜다. APCVD는 비교적 간단한 시스템에서 사용된다. LPCVD는 기체 소비가 적고 향상된 균일도의 운동량을 갖기도 한다. PECVD에서는 플라즈마내의 충돌에너지가 반응기체에 전달되어 반응을 향상시키고 아주 낮은 온도에서 증착될 수 있게 한다.

CVD반응기는 여러 가지 모양과 구조를 가지고 있다. AP/LPCVD 증착에 사용되는 구조가 그림 4.14에 나와있다. CVD프로세스는 보통 마스크와 복잡한 IC의 금속간 유전체 박막을 만드는데 사용되어져 왔다. 과도하게 도핑될 경우 준 금속적인 성질을 지니는 다결정질 Si도 APCVD와 LPCVD를 사용하여 증착되어진다. APCVD, LPCVD, 그리고 PECVD는 모두 IC제조과정에서 전형적으로 사용된다.

4.1.6 에피택시

에피택시는 특별한 종류의 박막증착법이다. 앞서 설명한 증착법은 무정형이나 다결정체 박막을 형성하는 반면 에피택시는 반도체 격자와 같은 결정질 층을 형성한다. 에피택시라는 말은 “～위에 증착된”이라는 두 그리스 단어로부터 유래되었다. 보통 실리콘 4가 염화물(SiCl4) 또는 실리콘 화합물(SiH4, SiH2Cl2, SiHCl3)의 기상증착에 의하여 CVD에서와 비슷한 반응기에서 형성되는 부가적인 Si는 이미 존재하는 결정의 격자모양을 따라 성장한다. 구조적으로 기판과 구분되도록한 에피층의 도핑은 증착중 PH3, B2H6 또는 AsH3와 같은 도펀트를 포함하는 기체를 도입하여 조절한다.

그림 4.14 CVD와 Si 에피택시에 사용되는 방사가열식 통모양 반응기의 단면. 주위의 석영램프의 빛에 의해 중앙에 위치한 웨이퍼들이 가열된다. 반응기체들은 위에서 들어와서 웨이퍼를 지나 아래로 빠져나간다.(Deacon[10] Ⓒ1984, Lake Publishing으로부터)

4.2 디바이스 제작 예

이절의 목적은 어떻게 각각의 제작과정들이 조합되고 고체 상태의 디바이스를 만들게 되는지를 설명하는 것이다. 두가지 예가 제공되었다. 첫번째 것은 간단한 pn 접합 다이오드의 제작을 설명해주고 두번째 것은 복잡한 IC의 마스크 작업의 범위를 규정짓는다. 이 두 예는 주된 제작과정과 최소한의 설명으로 정성적으로 분석되어질 것이다.

4.2.1 pn 접합 다이오드 제작

그림 4.15는 pn 접합 다이오드의 주된 제작 과정을 요약하여 보여주고 있다. 시작 단계는 평평하고 손상되지 않은 단결정 Si 웨이퍼이다. 이미 세척에 의해 입자들과 유기질 박막이 제거되었고, 반도체 표면으로부터 금속이온들이 흡수되었다고 가정한다. 여기서 우리는 결정이 성장되는 동안 균일하게 웨이퍼가 붕소로 도핑되어 p형임을 가정한다.

초기단계는 인의 확산 준비이다. 먼저 확산의 장벽역할을 할 열산화막이 형성된다. 산화막 두께는 입사되는 두께보다 여유있게 두꺼워야 한다. 그 단계는 산화막에 pn 접합 다이오드를 만들 확산에 필요한 창을 만들기 위한 석판기술 작업이다. 그림 4.15의 2단계는 양의 포토 레지스트를 사용함을 가정하였음에 유의하라.

적당히 세척한 후에 웨이퍼는 인 증착로에 삽입되고 계속해서 인을 표동시키는 로에 들어가게 된다. 결과적으로 그림 4.15의 과정 3에 나왔듯이 산화막이 부분적으로 제거된 표면 영역에  n+-p 접합이 형성되게 된다. (n+의 +는 고농도의 도핑임을 말한다.) 확산에 대한 설명에서 언급되었듯이 인의 증착중에 약간의 산소가 필요로 한다. 표동시킬 때 밖으로의 확산을 줄이기 위하여 산화환경하에서 표동시키기도 한다. 이와같이 간략화된 과정을 보이는 그림 4.15에서는 나타나지 않았으나 산화막에 다시 창을 열기 위해 부수적인 석판작업이 보통 확산 이후에 필수적이다.

마지막 단계는 디바이스를 “바깥세계”에 연결시키기 위한 것이다. 그림 4.15의 단계4에서 보이듯이 Al을 스퍼터링이나 이베포레이션을 이용하여 웨이퍼 표면 전체에서 박막을 입히게 된다. 그리고나서 그림 4.15의 단계5의 석판작업에 의해 확산된 접합의 영역 밖에 과다하게 입혀진 금속을 제거해준다. 보통 낮은 온도(≤500℃) 어닐링은 금속과 Si 사이의 낮은 저항을 갖는 접촉을 만들기위하여 행해진다.

금속 접촉이 끝나면 다이오드는 동작이 가능하게 된다. 상용 다이오드를 만들기 위해 다이아몬드 톱으로 하나의 디바이스를 가지는 웨이퍼 조각들을 나누게 된다. (하나의 디바이스 또는 IC를 가지는 웨이퍼 조각들은 die라고 불린다.) 그리고나서 넓은 면적의 금속접촉이 die의 뒷면에 만들어지고, 납으로 접촉면위에 연결한 후 플라스틱 또는 금속으로 싸여져 보호된다.

4.2.2 컴퓨터 CPU 프로세스 흐름도

이 절에서 우리는 컴퓨터 CPU와 다른 IC를 만드는 인텔회사에서 사용되는 제작 과정 흐름도를 조사해 본다. 과정 흐름도와 관련된 그림은 Components Quality and Reliability 1991/1992 인텔회사 Ⓒ1990. 에의해 직접 제공되었다. 그림의 번호를 다시 배정하고 글을 다시 썼을뿐 인용된 그림에는 어떤 변화도 없었다. 그림 4.16은 전체 과정 흐름의 간략화된 흐름도를 보여준다.

그림 4.15 pn 접합 다이오드의 주된 형성과정 흐름도의 요약

그림 4.16 단일 다결정, 단일 금속, CHMOS 과정의 간략화된 흐름도

소자의 과정을 설명해 놓은 그림 4.17은 IC 구조의 여러 단계의 단면을 보여준다.

비록 과정 설명에 사용된 대부분의 단어가 독자에게 친숙하겠으나 좀 명백히 설명되어야 할 것이 있다. 그중 하나는 단일 다결정, 단일 금속, CHMOS 과정 흐름으로 이어지는 제작 과정이다. “다결정”은 다결정 Si의 줄인말이다. CHMOS는 MOS 트랜지스터를 만드는데 사용되는 하나의 제작방법으로 Complementary High-density Metal-Oxide-Semiconductor를 말한다. “단일 다결정, 단일 금속”은 과도하게 도핑된 다결정 Si의 한층과 접촉과 MOS 디바이스의 연결에 사용되는 한층의 금속을 가리킨다. 설명에는 “습식”과 “건식” 에칭이 있다. 습식에칭은 화학 액체의 통 내에서 SiO2와 같은 물질을 녹이는 과정이다. 건식에칭은 플라즈마에 의한 기상반응을 사용하여 물질을 제거하는 과정이다.

마지막으로 다음의 과정 흐름에 대한 설명은 훑어보기 위한 것으로 요약된 것이 아님을 밝힌다.

1. 시작할 실리콘 물질과 우물의 정의[그림 4.17(a)] 150mm(6") CHMOS 디바이스 제작을 시작하기 위해 <100> 방향의 단결정 p형(붕소가 도핑된) 실리콘 웨이퍼가 사용되었다. p형 실리콘은 n형의 채널을 가진 트랜지스터를 만들기위해 필요하다. p형 채널의 트랜지스터를 만들기 위해 CHMOS 디바이스에 필요한 n형(비소 또는 인 도핑된) 실리콘 영역(n형 우물)이 주입되었다. 웨이퍼는 같은 웨이퍼에 p형과 n형이 실리콘 영역을 만들기 위해 마스크를 이용하여 주입되었다. p형이 시작할 물질(노출되지 않은 포토레지스트에 의해 주입으로부터 보호된)로서 n채널 트랜지스터의 바탕 도핑으로서 역할을하는 반면 n형 우물은 p채널 트랜지스터의 바탕 도핑으로서 작용한다. 고온처리는 열적 도펀트 전이에 의한 우물을 형성하는 마지막 과정이 된다.

2. 임계주입과 산화[그림 4.17(b)] 질화물(Si3N4)가 증착되고 마스크를 사용하여 에칭되었다. 에칭된 질화물 영역은 임계이온 주입(그림 4.17(b))의 위치와 SiO2가 산화과정 중에 산화되도록 허용된 영역을 정의한다. 질화물이 남아있는 영역은 산화과정의 마스크로 남게된다. 이 영역이 트랜지스터가 만들어지는 영역이다. 두꺼운(약 6000Å) 산화영역은 인접한 트랜지스터를 고립시켜 전기적 연결을 막아준다. 산화이후에 질화물 마스크는 제거된다.

3. 게이트 산화[그림 4.17(d)] 얇은 열산화층은 웨이퍼에 성장한다. 계속적인 과정이후 남게되는 산화부분은 MOS 트랜지스터의 필요로하는 게이트 산화를 제공하게 된다. 디바이스 성능은 밀도가 높고, 높은 질의 게이트 산화의 성장과 밀접하게 관련된다.

4. 트랜지스터 임계이온주입[그림 4.17(d)] 붕소의 주입은 요구되는 정도의 p채널과 n채널의 임계전압(Vt)를 조절한다. 두꺼운 산화층은 붕소가 고립된 영역으로 투과되는 것을 막게 된다.

5. 다결정 실리콘 대 확산 접촉[그림 4.17(e)] 창은 실리콘 기판의 다결정 전도체와 확산된 영역사이의 접촉이 필요한 얇은 게이트 산화영역을 말한다.

그림 4.17 CHMOS 과정 흐름의 구조 단면도

6. 다결정 증착, 불순물 도핑, 패터닝 그리고 산화[그림 4.17(f)] 1500Å 두께의 다결정 실리콘 층은 CVD에 의하여 전체 웨이퍼에 증착된다. 계속해서 다결정 실리콘은 전도를 위한 기체 확산 기술을 통해 인으로 도핑한다. 인은 다결정 실리콘과 기판으로 침투해들어가 접촉의 저항을 감소시키게 된다. 1500Å의 규산염은 도핑된 다결정 실리콘 위에 증착된다. 규산염은 작은 영역의 트랜지스터에서 디바이스 수행 속도를 늘리기 위해서 사용된다. 다결정층은 레지스트를 마스크로 사용한 플라즈마 건식에칭법에 의해 만들어진다. [그림 4.17(g)] 다결정층은 트랜지스터 게이트를 보호하기 위해 산화된다.

7. 소스와 드레인 주입과 다결정 재산화[그림 4.17(h)] 남아있는 다결정층, 다결정 위의 얇은 산화층, 산화층, 그리고 레지스트는 여기서 설명될 p채널 그리고 n채널 소스-드레인 주입에 있어서 마스크로 작용한다. (이 기술은 소스와 드레인이 직접 게이트에 연결되기 때문에 보통 “재귀 정렬 소스/드레인”과정으로서 알려져 있다.) 이제 모든 남아있는 다결정 산화층은 제거되고 다결정 재산화 과정이 수행된다. 재산화과정은 고온 열적산화단계로서 실리콘으로의 소스-드레인 주입을 하게하고, 다결정 실리콘에 인규산염 유리막층과 계속적인 프로세스 동안 도펀트의 확산을 막기위해 노출된 소스-드레인 영역에 산화막을 성장시킨다.

8. 도핑된 유리막 증착[그림 4.17(i)] 도핑된(붕소, 인 또는 둘 다) 5,000Å에서 10,000Å정도의 규산염 유리막 층은 계속된 금속도선과 그 밑의 다결정 게이트를 전기적으로 고립시키고 디바이스 구조를 활성화 시키기 위해 저온 CVD기술에 의해 증착된다.

9. 접촉 마스크와 에칭[그림 4.17(j)] 레지스트의 창들은 노출되어 금속과 다결정, 금속과 실리콘 접촉의 위치를 설정하게 된다. 과정에 따라 접촉 영역은 습식, 건식 그리고 습식과 건식 모두를 사용하여 에칭된다. 습식/건식의 조합일 때 습식에칭은 주로 접촉의 윗쪽 가까이에 얇은 기울기를 만드는데 사용된다. 이것이 금속의 접촉을 좋게 한다. 남아있는 도핑된 실리콘 유리막은 그 후 비등방성 건식에칭에 의해 제거된다. 이는 접촉면의 옆을 수직으로 만든다.

10. 금속 증착과 정의[그림 4.17(k)] 금속전도층은 스퍼터링으로 웨이퍼에 증착된다. 금속은 전기적으로 트랜지스터와 외부세계를 연결시켜준다. 이 금속선들에 추가되는 전압은 트랜지스터를 켜고, 끄게 된다.

11. 비활성화[그림 4.17(l)] PECVD 기술을 이용하여 웨이퍼 표면전체에 이중 비활성 층을 증착한다. 이중의 층은 플라즈마 산화층 아래의 산화질산염으로 이루어져 있다. 산화질산염 층은 오염과 습기의 방지막으로서 긴 시간의 신뢰도를 제공한다. 플라스틱에 의해 패키지화 될 때, 플라스틱은 습기에 약한 방지막이므로 습기는 특히 치명적이다. 플라즈마 산화층은 웨이퍼를 다루거나 각 디바이스를 다루는데 필요한 보호막이다.

그림 4.16의 나머지 대부분의 제작과정과 테스트 과정은 IC의 고립과 패키지화를 위한 준비작업이다. 표본 CPU의 사진이 그림 4.18에 나와있다. 앞서 설명한 과정보다 향상된 방법으로 만들어진 사진의 펜티엄 프로세서는 대략 1.5cm2으로 3.1백만개의 트랜지스터를 가지고 있다.

그림 4.18 인텔 펜티엄 프로세서와 작동소자(인텔사로부터)

4.3 요약

실리콘 디바이스 제작의 조망은 디바이스 구조의 구조적, 물리적 특성에의 직관을 제공하였다. 첫째로 산화, 확산, 이온주입, 석판작업, 이베포레이션, 스퍼터링, 화학 기상증착, 그리고 에피택시를 포함한 일반적인 요소들이 조사되었다. 그리고나서 간단한 pn 접합 다이오드와 적당히 복잡한 IC제작 흐름이 고려되어 실제 구조를 만듬에 있어서 어떻게 과정들이 조합되고 계속되는지를 설명하였다.

R1. Part Ⅰ. 보충과 재고

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용어 목록

다음의 용어를 정의함으로써 Part Ⅰ을 다시 살펴볼 수 있다.

(1) 무정형

(2) 다결정질

(3) 결정질

(4) 격자

(5) 단위 셀

(6) 주괴

(7) 캐리어

(8) 전자

(9) 정공

(10) 전도대역

(11) 가전자대역

(12) 대역간극

(13) 유효질량

(14) 진성반도체

(15) 외인성 반도체

(16) 도펀트

(17) 도너

(18) 억셉터

(19) n형 물질

(20) p형 물질

(21) n+(또는 p+) 물질

(22) 다수 캐리어

(23) 소수 캐리어

(24) 상태밀도

(25) 페르미 함수

(26) 페르미 에너지(또는 준위)

(27) 축퇴되지 않은 반도체

(28) 축퇴된 반도체

(29) 전하 중성도

(30) 외인성 온도 영역

(31) 진성 온도 영역

(32) Freeze-out

(33) 표동

(34) 산란

(35) 열적 움직임

(36) 표동 속도

(37) 포화 속도

(38) 전류밀도

(39) 이동도

(40) 저항률

(41) 전도도

(42) 대역의 휨

(43) 확산

(44) 확산 계수

(45) 재결합

(46) 생성

(47) 대역간 R-G

(48) R-G 중심

(49) E-k 그림

(50) 직접반도체

(51) 간접반도체

(52) 발광

(53) 흡수계수

(54) 저준위 주입

(55) 평형

(56) 교란

(57) 정상상태

(58) 소수 캐리어 수명시간

(59) 소수 캐리어 확산계수

(60) 준 페르미 준위

(61) 건식 산화

(62) 습식 산화

(63) Predeposition

(64) drive-in

(65) 확산 마스크

(66) 이온주입

(67) dose

(68) 침투 범위

(69) 포토레지스트

(70) 음 레지스트

(71) 양 레지스트

(72) 스퍼터링

(73) CVD

(74) LPCVD

(75) PECVD

(76) 에피택시

(77) die

(78) 다결정

(79) 습식에칭

(80) 건식에칭

PART Ⅰ - 문제의 재고와 풀이

다음의 문제들은 Part Ⅰ의 1-3장의 주제들에 대한 지식을 소유했다는 가정하에 제시되었다. 문제들은 복습 또는 독자의 주제에 대한 평가용으로 쓰일수 있다. 문제집합 A는 1시간 동안의 "open book" 시험용이며, 문제집합 B는 1시간동안의 "closed book" 시험용이다. 정답의 요점이 문제집합의 끝에 나와있다.

문제집합 A

유의사항 :

(1) 문제집합 A에 있어서 책을 참고할 수 있다.

(2) 설명이 주어지지 않았다면 수학적 계산에 있어서 유효숫자 세자리까지 정확히 계산하시오.

문제 A1

다음의 Si 결정 격자의 단위 셀을 이용하여 질문에 답하시오.

그림

(a) 그림과 같이 좌표계의 중심이 놓여 있다면 ABC를 지나는 평면의 밀러 지수는 무엇인가?

(b) 좌표 중심에서 D점으로 향하는 벡터의 밀러지수는 무엇인가?

(c) 격자상수 a의 점으로 보아 Si 격자에서 가장 가까운 인접거리는 얼마인가?

(d) 그림의 Si 단위 셀을 수정하여 도너를 나타내시오.

문제 A2

Si 웨이퍼가 ND = 1017/cm3의 도너로 균일하게 도핑되었고, T = 300K의 평형상태에 있다. τp = 10-6sec 이다. 다음의 표를 완성하라.

표

문제 A3

(a) 다음의 대역간극에서 다음 에너지 준위를 표시하라.

(ⅰ) Ei ... 진성 페르미 준위

(ⅱ) ED ... 도너 에너지 준위

(ⅲ) EA ... 억셉터 에너지 준위

(ⅳ) ET ... trap 또는 R-G 중심 에너지 준위

(ⅴ) 축퇴되도록 도핑된 p형 물질의 EF

그림

(b) Si 디바이스가 T = 300K인 평형상태에서 유지되고 있다. 다음 그림에 주어진 디바이스 내의 전기장에서 0 ≤ x ≤ xa 일때 NA = 1016/cm3이고, xb ≤ x ≤ xc 일 때 ND = 1016/cm3이다. 디바이스의 에너지 대역도를 그려라. 그림에 Ec, Ev, Ei, 그리고 EF를 그려라. 또한 그러한 대답을 한 이유를 말하라.

그림

(c) (b)에서 언급된 디바이스의 정전위 위치에너지 차는 얼마인가? ; 즉 V(x=xc) - V(x=0)는 얼마인가? 과정을 기술하라.

문제 A4

상온에서 평형상태인 ND = 1015/cm3인 Si 시료가 스트로보스코프의 두 빛줄기에 노출되었다. 각 빛줄기는 전 Si 시료에 걸쳐서 균일한 △pf = 1010/cm3 정공을 생성시킨다. 첫 번째 빛은 t = 0 일 때 발생하였고, 두 번째 빛은 tf가 τp 정도가 되는 t = tf 일 때 발생하였다. 빛 자체는 τp에 비해 아주 짧게 지속되었다.

(a) (정성분석에 근거하여) 예측되는 시간에 따른 변화량 △p(t)를 그려라.

그림

(b) Si 시료 내에서 저준위 주입이 우세한가? 설명하라.

(c) 적당한 확산 방정식으로부터 출발하여 t ≥ 0에 대해 △p(t)를 풀어라.

(d) 막대 내에서 △n(t) = △p(t)를 가정하여, 첫 번째 빛이 꺼진후 Si 시료의 전도도 변화를 결정하라. 요구되는 [σ(0+) - σ(0-)]/σ(0-)의 기호와 수치를 표시하라. 0+와 0-는 각각 첫 번째 빛의 바로 전 시간과 후를 의미한다.

문제집합 B

유의사항 :

(1) 문제집합 B는 책을 참고하여 답할수 없다.

(2) 객관식 문제에서는 가장 그럴듯한 답 하나를 선택하라.

(3) 300K에서 유지되는 Si 시료에 관한 수학적 계산에서는 ni = 1010/cm3과 kT = 0.0259eV를 사용하라.

Ⅰ. 일반적인 정보

(1) 다음의 그림에서 보이듯이 정육면체의 단위 셀이 각 수직 모서리의 중심에 하나씩 위치하며, 윗면과 아랫면의 중심에 또 하나씩 위치하였다. 이 셀 안에는 얼마나 많은 원자들이 있는가?

그림

(a) 4

(b) 2

(c) 1

(d) 1/2

(2) 문제 (1)에서의 단위 셀을 가진 격자의 이름은 무엇인가?

(a) Simple cubic

(b) bcc

(c) fcc

(d) 다이아몬드

(3) 다음 평면의 밀러지수를 결정하라.

그림

(a) (13)

(b) (123)

(c) (31)

(d) (321)

(e) (62)

(4) 다음중 [100]에 직각이 아닌 방향은?

(a) [01]

(b) [032]

(c) [001]

(d) [00]

(5) 특수한 반도체에서 전도대역의 바닥 위에 에너지 kT의 준위를 점유하고 있는 전자의 확률이 e-10이다. 주어진 물질의 페르미 준위의 위치를 결정하라.

(a) EF = Ec

(b) Ec - EF ≃ 9kT

(c) Ec - EF = 10kT

(d) EF = Ec + kT

(6) 상온에서 조금 도핑된(고순도의) 실리콘에서 주된 캐리어 산란 메카니즘은 다음중 무엇인가?

(a) 캐리어-캐리어 산란

(b) 격자 산란

(c) 불순물 이온 산란

(d) Piezoelectric 산란

(7) 상온의 실리콘에서 DN 대 ND의 전자의존성을 가장 잘 표현한 그림은 다음중 어느 것인가?

그림

(8) 결합 모델을 이용하여 어떻게 도너를 표시하는지를 보여라.

(9) 에너지 대역도를 이용하여 T → 0일 때 도너 영역의 freeze-out을 보여라.

(10) n형 물질의 저항률이 대개 p형 물질의 저항률보다 낮은 이유를 설명하라.

(11) 에너지 대역도를 이용하여 R-G 중심을 나타내라.

(12) 표동속도를 정의하라.

Ⅱ. 에너지 대역도의 해석

300K에서 유지되는 실리콘 디바이스는 다음의 에너지 대역도에 의해 규정된다. 질문 (13)에서 (20)을 답함에 있어서 언급된 에너지 대역도를 이용하라.

그림

(13) 반도체 내의 정전위 위치 에너지(V)가 아래와 같이 그려졌다.

그림

(14) 전기장(ℇ)dl 아래와 같이 그려졌다.

그림

(15) 평형상태가 우세한가?

(a) 예

(b) 아니오

(c) 결정될 수 없다.

(16) 반도체는 다음에서 축퇴된다.

(a) x = 0 가까이에서

(b) L/3 ≤ x ≤ 2L/3

(c) x = L 가까이에서

(d) 축퇴되지 않는다.

(17) x = x2일 때, p = ?

(a) 7.63 × 106/cm3

(b) 1.35 × 1013/cm3

(c) 1010/cm3

(d) 1.72 ×1016/cm3

(18) x = x1에서의 전자 전류밀도(JN)는

(a) 0이다.

(b) μnniEG/L

(c) -μnniEG/L

(d) DN[n(x2) -n(0)]/L

(19) x = x1에서의 정공 표동전류밀도(JP｜drift)는

(a) 0이다.

(b) μpniEG/L

(c) -μpniEG/L

(d) qμpND(kT/q)/L

(20) 대역도에서 보이는 정공의 운동에너지는

(a) Ev

(b) -EG/3

(c) EG/3

(d) 0이다.

Ⅲ. 풀이

균일하게 도핑된 길이 L의 n형 실리콘 막대가 상온에서 △pn(0) = △pn0 > 0 그리고 △pn(L) = 0 인 정상상태에 있다. ND = 1015/cm3, △pn0 ≪ n0, 그리고 막대 내에서 다른 과정이(발광을 포함해서) 일어나지 않는다.

그림

(21) 평형 정공 농도 p0를 결정하라.

(a) p0 ≈ 1010/cm3

(b) p0 ≈ 1015/cm3

(c) p0 ≈ 105/cm3

(d) 주어지지 않았다.

(22) 정상상태라는 조건에서 저준위 주입이 존재하는가?

(a) 예

(b) 아니오

(c) 말할수 없다.

(23) △pn(x)를 결정하기 위하여 풀어야할 등식은

(a) [eqn: 0~=~ { D}_{ p} { { d}^{ 2} TRIANGLE { p}_{ n} } over { d { x}^{ 2} }]

(b) [eqn: { d TRIANGLE { p}_{ n} } over { dt} ~=~ { TRIANGLE { p}_{ n} } over { { tau }_{ p} }]

(c) [eqn: { PARTIAL TRIANGLE { p}_{ n} } over { PARTIAL t}~=~ { D}_{ p} { { PARTIAL }^{ 2} TRIANGLE { p}_{ n} } over { PARTIAL { x}^{ 2} } - { TRIANGLE { p}_{ n} } over { { tau }_{ p} }]

(d) [eqn: { PARTIAL { p}_{ n} } over { PARTIAL t}~=~ { D}_{ p} { { PARTIAL }^{ 2} TRIANGLE { p}_{ n} } over { PARTIAL { x}^{ 2} }]

(e) [eqn: 0~=~ { D}_{ p} { { d}^{2 } TRIANGLE { p}_{ n} } over { d { x}^{ 2} } - { TRIANGLE { p}_{ n} } over { { tau }_{ p} }]

(24) △pn(x)의 일반해는 (Lp2 ≡ Dpτp)

(a) A exp(-x/Lp) + B exp(x/Lp)

(b) A exp(-t/τp)

(c) A + Bx

(d) A exp(-x/Lp)

(25) △pn(x)를 푸는데 필요한 경계조건은

(a) △pn(0) = △pn0 그리고 △pn(∞) = 0

(b) △pn(0) = 1015/cm3 그리고 △pn(∞) = 0

(c) △pn(0) = △pn0 그리고 △pn(L) = 0

(d) △pn(0) = 1015/cm3 그리고 △pn(L) = 0

풀이 - A

문제 A1

(a) (111)

(b) [211]

(c) ([eqn: SQRT { 3}]/4)a

(d) 단위 셀의 Si 원자 하나는 또 다른 결합을 가지는 Si이 아닌 원자로 대치되었다. ( 약하게 결합된 5번째 가전자대역의 전자)

문제 A2

표

표

문제 A3

(a) EF가 Ev + 3kT에 위치한 반면, ET가 중앙간극 가까이에 위치하였다.

그림

(b) 평형상태 하에서 EF는 위치에 독립적이다. ℇ 대 x의 그래프로부터 ℇ = (1/q)(dEc/dx) = (1/q)(dEi/dx) = (1/q)(dEv/dx)이므로, 대역이 0 ≤ x ≤ xa와 xb ≤ x ≤ xc에서 평평함을 유추한다. xa ≤ x ≤ xb 영역에서 대역은 상수인 음의 기울기를 가져야 한다. 또한 0 ≤ x ≤ xa의 영역에서 Ei - EF = kTln(NA/ni) = (0.0259)ln(1016/1010) = 0.358eV이며, xb ≤ x ≤ xc에서 EF - Ei = kTln(ND/ni) = 0.358eV이다. 언급된 정보를 조합하여 에너지 대역도는 아래와 같이 그려진다.

그림

(c) △V = -[eqn: { 1} over { q}]△Ec = [eqn: { 1} over { q}][Ec(0) - Ec(xc)] = [eqn: { 1} over { q}][Ei(0) - Ei(xc)] = 0.716 V

문제 A4

(a)

그림

(b) 그렇다. △pmax ≤ 2△pf = 2 × 1010/cm3 ≪ n0 = ND = 1015/cm3. 이와같이 △p ≪ n0가 저준위 주입에서 필요로 한다.

(c) 주어진 문제에서 소수 캐리어 확산 방정식은 다음과 같이 간략화 된다.

식

0 ≤ t ≤ tf 에서

식

식

식

식

t ≥ tf 에서

식

식

식

식

(d)                                          식

식

식

식

식

풀이 - B

(1) b ... 1/2 × (2개의 면위의 원자) + 1/4 × (4개의 모서리 상의 원자) = 2

(2) b

(3) e ... 1, -2, 3          - 교차점

1, -1/2, 1/3      - 1/교차점

(62)           - 지수

(4) d ... 0이 아닌 첫 번째 방향은 [100]방향과 직각이 되지 않을 것이다.

(5) b ... 문제의 설명으로부터 다음을 얻을 수 있다.

식

식

(6) b

(7) c ... 축퇴되지 않은 도핑에 있어서 DN = (kT/q)μn과 μn 대 ND는 (c)의 모양을 갖는다.

(8) 그림

(9) 그림

(10)                                         식

식

일반적으로 주어진 반도체와 온도에 있어서 μp < μn 이다. 이와같이 ND = NA 일 때, ρ(p형)은 ρ(n형)보다 더 크다.

(11) 그림

(12) 표동 속도는 가해진 전기장으로부터 생기는 평균 전자 또는 정공 속도이다. (μ가 캐리어 이동도 일 때, vd = μℇ을 말할 수 있다.)

(13) d ... V는 대역도의 위 아래가 뒤집어진 모양과 같다.

(14) e ... ℇ은 대역의 기울기와 비례한다.

(15) a ... EF는 위치에 무관하다.

(16) c ... x = L 가까이에서, EF가 Ev에 접근한다.

(17) b ...

식

식

(18) a ... 평형상태 하에서 JN = 0이다.

(19) b ... 식

식

식

식

식

(20) c ... K.E. = Ev(L) - Ehole = EG/3

(21) c ... n0 ≃ ND = 1015/cm3

p0 ≃ ni2/n0 ≃ 1020/1015 = 105/cm3

(22) a ... △pn｜max = △pn0 ≪ n0

(23) e ... 정상상태와 발광이 없는 상태는 소수 캐리어 확산 방정식에서(식 3.54b) ∂/∂t와 GL을 제거할수 있게 해준다.

(24) a ... 이는 3.4.3절에서 언급된 1번 풀이이다.

(25) c

5.pn접합 정전기학

Part Ⅱ에서 우리는 먼저 동작이 한 개 또는 그 이상의 pn접합과 깊게 연관된 디바이스들에 대해서 알아본다. pn접합 다이오드류의 특허번호에 상당한 주의가 주어진다. ⅡA에서 다이오드해석은 보편적으로 이용하는 기본 개념들과 해석적 과정들을 성립시키기 때문에 특히 중요하다. 특별한 pn접합 다이오드는 광전자 다이오드에 대한 읽기전용 장인 ⅡA부분의 끝에서 서술된다. ⅡB부분에서 개념들과 과정들이 적용되고 중요한 다른 이극접합 트랜지스터(BJT)류를 다루는 데까지 확장된다. 두 개이상의 pn접합들을 갖는 디바이스는 PNPN 디바이스에 대한 장에서 간단히 고려된다. ⅡB부분의 결론장은 금속-반도체 접촉과 pn접합 다이오드와 밀접한 Schottky 다이오드를 다룬다.

완전하고 체계적인 디바이스해석은 일반적으로 주요 네 부분으로 나뉜다. 전체적인 해석에 대한 기초를 제공하기 위해 처음에는 평형상태와 정상상태에서 디바이스내에 존재하는 종합적인 정전기학으로 언급되는-전하밀도, 전기장, 정전위 등을 다룬다. 또한, 차례로 디바이스의 정상상태(d.c.)응답, 소신호(a.c.)응답, 과도(펄스)응답을 모델링하는 데 역점을 둔다. 여기서의 pn접합 다이오드해석은 알려진 네 단계 전개를 따른다. 이 장에서 우리는 pn접합과 관계된 정전기학에 대해알아봄으로써 첫 단계를 시작한다.

5.1 기본 지식

5.1.1 접합 용어/이상화된 분포상태

토의를 위해 p형 도펀트(dopant:첨가불순물)를, 균일하게 도핑된 n형 웨이퍼에 확산시켜 pn접합이 형성된다고 가정하자. 가정된 상황이 그림 5.1(a)에 나타나 있다. 반도체는 내부로 확산된 NA＞ND인 표면에 가까운 영역에서 명확히 p형이다. ND＞NA인 반도체의 더욱 깊은 영역에서 반도체는 n형이다. 분명히, 금속학적 접합으로 알려진 두 지역사이에 있는 분할선은 ND-NA=0인 반도체의 평면에서 발생한다.

순도핑만이 금속학적 접합의 위치결정에 관련있다는 사실에 주의하자. 순도핑농도만이 정전변수를 만드는 데 필요하다. 그러므로 그림 5.1(a)처럼 x에 대한 NA와 ND의 중첩된 그래프를 나타내는 대신에, 그림 5.1(b)에서 보여지 듯이 NA와 ND 정보를 x에 대한 하나의 ND-NA 그래프로 결합시키는 것이 더욱 유용하다. 위치의 함수로서 순도핑농도의 그래프는 도핑분포상태라고 불려진다.

해석에 적용되었을 때, 일반적 확산과 이온주입공정에 의해 생긴 실제적인 도핑분포상태는 수식을 매우 복잡하게 한다. 결과들을 얻고 해석하는 것이 어렵게 된다. 다행히 금속학적 접합의 근처에서 도핑변화만이 매우 중요하다. 놀랍도록 정확한 결과들이 이상화된 도핑분포상태를 이용하여 얻어질 수 있다. 가장 일반적인 두 가지의 이상화는 그림 5.2에서 도식적으로 정의된 계단형 접합분포상태와 선형적 경사형 접합분포상태이다. 두 이상화의 적합성은 초기웨이퍼의 배경도핑과 금속학적 접합부에서 실제적인 도핑분포상태의 경사에 달려있다. 계단형 접합은 이온주입이나 조금 도핑된 초기웨이퍼로의 얕은 확산에 만족스럽게 근사화되는 반면에, 선형적 경사형 분포상태는 많이 도핑된 초기웨이퍼로의 깊은 확산에 더욱 적합할 것이다. 여기서 나타나는 대부분의 pn접합에서 우리는 해석의 수학적 복잡성을 최소화하기 위해 계단형 접합 이상화를 임의로 추천한다.

그림 5.1 접합 정의: (a) 금속학적 접합부의 위치, (b) 도핑분포상태-위치에 대한 순도핑의 그래프

그림 5.2 이상화된 도핑분포상태: (a) 계단형 접합, (b) 선형적 경사형 접합

5.1.2 Poisson 방정식

Poisson 방정식은 잘 알려진 전기와 자기의 관계이다. 반도체분야에서 Poisson 방정식은 정전변수에 대한 정량적 해를 얻는 데 출발점을 종종 구성한다. 반도체 해석에 적당한 3차원적 형식은

식 5.1

E=Ex인 1차원 문제에서 Poisson 방정식은

식 5.2

으로 간략화된다. Ks는 반도체 유전상수이고, [eqn: epsilon _o]는 진공에서의 유전율이다. 저항률과 관련된 ρ는 정전변수를 포함한 해석에서 전하밀도(charge/cm3)로 이해된다. 도펀트가 종합적으로 이온화된다는 가정하에 반도체내에서 전하밀도는

식 5.3

으로 주어진다. 식 (5.3)은 원래 전하중성관계를 유도하는 식 (2.23)의 처음 부분으로 나타나 있었다. 전하밀도는 평형에서 균일하게 도핑된 반도체내의 어떤 표면에서부터 멀리 떨어져서 0이다. 그러나, ρ는 종종 0이 아니고 미소한 제한상태에서 위치함수이다.

마지막으로 식 (5.2)로부터 ρ는 1차원 문제에서 dE/dx에 비례한다는 사실에 주의하자. x에 대한 ρ의 일반적인 함수형태는 위치함수로서 그래프의 경사를 간단히 인식함으로써 E-x 그래프로부터 추론될 수 있다.

5.1.3 정량적 해

정량적 해석에 앞서, 예상되는 해의 형태에 대해 추측을 해 볼 필요가 있다. 아인쉬타인의 상대성이론을 유도한 3.2.4절을 기초로 우리는 이미 대역의 휨과 pn접합 다이오드의 본래 불균일한 도핑과 관련된 전기장이 존재한다는 것을 알고 있다. 포텐셜의 일반적인 함수형태, 전기장, 다이오드안의 전하밀도를 결정하기 위해 1차원적 계단형 접합과 평형상태를 가정하자.

우리의 접근방식은 평형상태에서 pn접합 다이오드에 대한 에너지대역도를 먼저 세우고, 정전변수들을 줄이는 데, 앞서 서술한 과정을 이용하는 것이다. 가정된 계단형 접합에 대해 고립되고 균일하게 도핑된 반도체특성과 동일한 금속학적 접합으로부터 멀리 떨어진 지역을 기대하는 것은 바람직하다. 그래서 접합부로부터 멀리 떨어진 지역에 대한 에너지대역도는 그림 5.3(a)에서 보여지는 간단한 형태로 결론지어진다. 우리는 또한 평형상태에서 페르미 준위의 위치에 관계없이 일정하다는 것을  알고 있다. 이것은 그림 5.3(b)를 유도하고 여기서 그림 5.3(a)의 다이어그램들은 위치에 관계없는 페르미 준위에 적당히 배열된다. 그림 5.3(b) 다이어그램의 근접접합부분의 생략은 접합의 양쪽 부분에 있는 Ec, Ei, Ev의 끝점들을 연결함으로써 그림 5.3(c)에서처럼 완성된다. 비록 금속적 경계에 가까운 대역휨의 정확한 형태가 알려지지 않았지만 중앙지역의 두 끝에서 제로경사면을 가지며, 본래 변화가 단조롭다고 가정하는 것이 바람직하다. 그림 5.3(c)는 물론 pn접합 다이오드에 대한 원하는 평형 에너지대역도이다.

그림 5.3 pn접합 다이오드에 대한 평형 에너지대역도의 단계별 성립. (a) 금속학적 접합으로부터 멀리 떨어진 반도체영역에 대해 가정된 계단형 접합단면도와 에너지대역도. (b) 위치에 독립된 페르미 준위에 대한 (a)부분 다이어그램의 정렬. (c) 완성된 에너지대역도.

정전변수들의 함수형태를 줄이는 것은 지금은 상대적으로 간단한 문제이다. 대역휨에 대한 3.1.5절과 관련해서 x에 대한 V 관계는 Ec(또는 Ei 또는 Ev)의 “뒤집힘”과 같은 함수형태를 가져야 한다. 이것은 접합부분에서 먼 p형쪽에서 V가 임의로 0이 됨에 따라 그림 5.4(b)에서 나타나는 x에 대한 V의 의존성을 유도한다. 다음, 그림 5.4(c)에서 보여지는 x에 대한 E의 의존성은 위치의 함수로서 Ec의 도식적 미분을 기록함으로써 얻어진다.† 마지막으로, 그림 5.4(d)에 나타난 x에 대한 ρ의 일반적 함수형태는 E-x 그래프의 기울기로부터 유도된다.

아마도 그림 5.4 해에서 가장 흥미로운 사실은 평형상태에서, 접합사이에서의 전압강하와 금속적 경계근처에서 전하의 존재이다. “내부” 전압(Vbi)은 다음 절에서 나누어서 고려될 것이다. 그림 5.4(d)에서 나타난 접합에 가까운 전하영역은 흥미롭다. “이 전하는 어디로부터 왔나?” 라는 질문이 생긴다. 이 질문에 대한 대답은 상당한 물리적 통찰력을 제공한다.

그림 5.4 평형상태의 pn접합에서 정전변수들의 일반적 함수형태. (a) 평형 에너지대역도. (b) 정전위, (c) 전기장, (d) 위치함수로서 전하밀도.

그림 5.5(a)에서 보여지 듯이 p형영역과 n형영역이 처음에는 분리되었다고 가정하자. 전하중성은 고립되고 균일하게 도핑된 반도체에서 우세한 것으로 가정된다. p형물질에서 그림 5.5에서 로 나타나는 양의 정공전하들은 그림 5.5에서 ⊟로 나타나는 정지된 억셉터전하들과 평형을 이룬다. 이와 마찬가지로, n형물질에서 전하()는 모든 곳에서 이온화된 도너들(⊞)과 관련된 정지된 전하들과 평형을 이룬다. 다음으로 그림 5.5(b)에서 보여지 듯이 p형물질과 n형물질 사이에 구조적으로 완벽한 연결이 형성된다고 가정하자. 당연히, n형쪽보다는 p형쪽에 더 많은 정공들이 있기 때문에 정공들은 연결이 완성된 직후 p형쪽에서 n형쪽으로의 확산을 시작한다. 마찬가지로, 전자들은 접합의 n형쪽에서 p형쪽으로 확산된다. 비록 전자들과 정공들은 접합의 반대편으로 움직일 수 있지만, 도너들과 억셉터들은 공간적으로 고정된다. 결과적으로, 접합부근으로부터 캐리어들의 확산은 그림 5.5(c)에서 보여지 듯이 비평형 도펀트전하뒤에 남는다. 이것이 그림 5.5(d)에서 다시 나타난 x에 대한 ρ의 감소된 의존성과 관련된 금속학적 접합주위에 있는 전하의 근원이다. 0이 아닌 전하가 있는 금속학적 접합의 근처는 공간전하영역 또는 공핍영역이라고 불린다. 공핍영역이라는 이름은 영역에서 캐리어농도가 매우 감소되거나 소모된다는 사실로부터 나온다. 전하의 축적과 그로 인한 전기장은 접합을 가로지르는 캐리어들의 확산이 캐리어표동에 의해 정확히 평형이 될 때까지 계속된다는 것을 우리는 또한 언급한다. 개개의 캐리어확산과 표동요소들은 물론 JN과 JP가 평형상태에서 각각 0이 되도록 소거되어야 한다.

그림 5.5 개념적 pn접합형성과 그와 관련된 전하재분포. (a) 분리된 p형영역과 n형영역. (b) 전자들과 정공들이 p형영역과 n형영역을 결합시킨 순간 접합의 반대편으로 확산된다. (c) 전하재분포가 완성되고 평형상태가 재성립된다. (d) 앞서 유도된 위치에 대한 전하밀도( -정공들, ⊟-이온화된 억셉터들, -전자, ⊞-이온화된 도너들)

□□□□□□□□□□□□□□□□□□□□□□□□□□□

†실제적으로, 그림 5.4(a) 에너지대역도로부터 E의 크기는 처음에 접합의 p형쪽에서 0으로부터 증가하다가 금속적 경계근처에서 최대가 되고, 접합의 n형쪽 먼 곳에서 다시 0으로 감소된다. 그림 5.4(c)에서 나타나는 유사선형 의존성은 정성적 해의 진전된 지식을 반영한다.

5.1.4 내부전위(Vbi)

내부전위(Vbi)로 알려진, 평형상태에서 공핍영역에 걸쳐서 발생하는 전압강하는 충분히 중요한 접합 파라미터이다. 우리는 특히 Vbi에 대한 계산관계를 성립시키는 데 관심을 가지고 있다. 서술된 목적을 위해 금속적 경계에서 x=0로 위치시키고 평형상태에서 유지되는 축퇴되지 않게 도핑된 접합을 고려한다. 평형상태의 공핍영역의 끝은 접합의 p형쪽의 -xp와 n형쪽의 xn에서 일어난다(그림 5.4b).

앞의 유도과정에서

식 (5.4)

을 알고 있다. 공핍영역에 걸친 적분으로

식 (5.5)

이 주어진다. 더욱이, 평형상태에서

식 (5.6)

식 (5.6)의 E에 대해 풀 때 Einstein 관계식을 이용하면,

식 (5.7)

을 얻는다. 식 (5.7)을 식 (5.5)에 대입하고 적분을 하면

식 (5.8)

이 얻어진다. ND와 NA가 n형쪽 도핑농도와 p형쪽 도핑농도일 때, 축퇴되지 않게 도핑된 계단형 접합의 특이한 경우에 대해,

식 (5.9a)

식 (5.9b)

라고 할 수 있고 그러므로

식 (5.10)

예를 들어 계산해 보는 것이 내부전압의 상대적 크기를 측정하는 데 도움이 된다. NA=ND=1015/cm3 와 300K에서 유지되는 Si 다이오드를 선택하면, Vbi=(0.0259)ln(1030/1020)≅0.6V 라고 계산된다. 이것은 전형적인 결과이다. 축퇴되지 않게 도핑된 다이오드에서 Vbi<EG/g이거나 Vbi가 볼트로 변환된 대역에너지보다 작다. 상온에서 유지되는 축퇴되지 않게 도핑된 Ge, Si, GaAs 다이오드는 각각 0.66V, 1.12V, 1.42V 보다 작은 Vbi 를 보인다.

앞에서 암시되는 Vbi와 EG 사이의 관계는 에너지대역도에 기초를 둔 또 다른 Vbi유도에 의해 잘 설명된다. 그림 5.4(a)와 (b)를 참고하여

식 (5.11a)

식 (5.11b)

또는

식 (5.12)

를 알 수 있다.

명백히, 축퇴되지 않게 도핑된 다이오드에 대해 Vbi<EG/g가 되므로, (Ei-EF)p-side와 (EF-Ei)n-side 모두 EG/2보다 작다. 더욱이 축퇴되지 않게 도핑된 계단형 접합의 평형상태에서

식 (5.13a)

식 (5.13b)

식 (5.13)을 식 (5.12)에 대입하고 간단히 하면 식 (5.10)이 된다. 식 (5.13)과 식 (5.10)은 축퇴되지 않은 도핑에만 유효한 반면에, 식 (5.12)는 도핑과 상관없이 언제나 유효하다.

(c) 예제 5.1

문제 : 대부분 실제의 다이오드들은 접합의 한쪽이 고농도로 도핑되어 있다. 계단형 접합의 p+-n과 n+-p의 내부전압의 계산에서 고농도로 도핑된 쪽의 페르미 준위는 대역 끝에 위치한다고 가정하는 것이 일반적인 관행이다 ; 즉, p+물질에서 EF=EV, n+물질에서 EF=EC. 서술된 가정을 이용하여 300K에서 유지되는 Si p+-n과 n+-p 계단형 접합에서, 약간 도핑된 쪽에 대한 도핑(NA 또는 ND)의 함수로서 Vbi를 계산하고 그래프를 그려라. 단, 그래프는 1014/cm3≤NA 또는 ND≤1017/cm3의 범위를 갖는다.

풀이 : 특히 p+-n접합을 고려하면, 우리는 다음과 같이 쓸 수 있다.

식

임의의 도핑준위에 대해 유효한 식 (5.12)에 대입하면 우리는 결론을 내릴 수 있다.

식

n+-p접합에 대해 NA는 간단히 ND를 대치하여 계산적으로 동등한 관계가 나온다. Vbi 계산프로그램과 결과그래프(그림 E5.1)는 다음과 같다 :

PROGRAM

그림 E5.1  300K에서 Si p+-n과 n+-p 계단형 접합 다이오드에서 내부전압

5.1.5 공핍근사화

정전변수에 대한 정량적 해를 얻기위해서는 Poisson 방정식을 푸는 것이 필요할 것이다. 공핍근사화는 방정식에 대한 closed-form 해를 쉽게 구할 수 있도록 해준다. 소자(device)분석에서 많이 나타나는 공핍근사화는 가장 중요하며 디바이스 모델링에서 사용되는 근사화를 간단히 하는 데에서 가장 많이 직면하게 된다.

공핍근사화가 소개되는 이유를 이해하기 위해서 식 (5.14)로 다시 표현된 1차원 Poisson 방정식에 대해 생각해 보자. 방정식에서 나타나는 도핑단면도, ND-NA는 알려진 것으로 가정한다.

식 (5.14)

그러나 x의 함수로서 ρ를 표현하기 위해 x에 대한 E의 미분방정식을 풀고 결과적으로 x에 대한 V를 얻는다. 불행히도, pn접합 공핍영역과 같이 E≠0 영역에서 캐리어농도는 Poisson 방정식을 풀기전에 정해지지 않는다. 공핍영역에서 p와 n은 그림 5.4(a)의 에너지대역도를 검사해보면 명확한 포텐셜의 함수이다. 비록 정확한 closed-form(보통 복잡한) 해가 어떤 경우에 존재하더라도, 공핍근사화는 캐리어농도의 사전지식없이 근사해를 얻는 간단하고 거의 보편적인 방법을 제공한다.

우리는 이미 공핍근사화에 대한 기초를 완성시켰다. 정량적 해의 중요한 모습은 금속학적 접합을 straddling하는 0이 아닌 전하밀도의 출현이다. 이 전하는 캐리어 수가 접합에서의 확산에 의해 감소되기 때문에 발생한다. 캐리어 “공핍”은 금속적 경계의 중앙근처에서 가장 크고 캐리어가 접합으로부터 멀어짐에 따라 감소하는 경향이 있다. 공핍근사화는 실제적인 전하분포의 이상화를 소개한다. 근사화는 다음과 같이 서술될 수 있는 두 개의 요소를 갖는다: (1) 캐리어농도는 금속학적 접합을 straddling하는 -xp≤x≤xn 영역에서 순도핑농도와 비교하여 무시되는 것으로 가정된다. (2) 공핍영역밖의 전하밀도는 0으로 동일하게 한다. 공핍근사화는 그림 5.6(a)에서 도식적으로 요약되고 그림 5.6(b)에서 계단형 접합을 가정하면서 설명된다. 공핍근사화가 적용되었을 때 1차

그림 5.6  (a) 공핍근사화의 도식적 요약. (b) 계단형 접합에 적용되었을 때 근사화의 설명

원 Poisson 방정식은 다음과 같이 간략화된다. -xp와 xn의 값을 제외하고 전하밀도는 공핍근사화

식 (5.15a)

식 (5.15b)

를 적용함으로써 종합적으로 정해진다는 것에 주의하자. 또한, 전하밀도는 공핍영역안에서 ND-NA와 같은 함수형태를 가질 것이다. 그림 5.7은 복잡한 성질의 샘플 도핑단면도와 관련된 x에 대한 ρ그래프를 보임으로써 위에서 언급한 마지막 요점을 강조하기 위해서 나타내진 것이다.

5.2 정량적 정전관계

우리는 주요 주제로 나아간다: 정전변수에 대한 정량적 관계의 전개. 전개는 우선 계단형 접합을 다루고 원하는 관계를 얻을뿐만 아니라 다른 도핑단면도에 적용될 수 있는 유도과정을 성립시키기 위해 자세히 나타내 진다. 우리는 해석중에 시스템을 주의깊게 상술하는 것에서부터 시작해서 평형상태하의 계단형 접합을 조사하며, 적용된 바이어스가 있을 때 필요한 수정을 고려한다. 이 절은 선형경사접합에 적당한 정전관계의 간결한 유도와 시험을 가지고 결론을 내린다.

5.2.1 가 정 / 정 의

해석에 관한 pn접합 다이오드의 주요 모습이 그림 5.8에 나타나 있다. 모든 변수는 반도체표면에 수직한 좌표, x의 함수로만 취해진다. 그러므로 디바이스는 “1차원”으로 언급된다; 실제 디바이스의 측면에 관련된 명백한 2차원 효과는 무시되는 것으로 가정된다. 정전해석에서 x=0은 금속적 경계에 위치된다. 다이오드의 끝에 대한 외부의 접촉은 “ohmic”으로 정해진다. 정의에 의해 외부적으로 인가된 전압의 무시할 수 있는 부분은 ohmic접촉에 걸쳐서 나타난다. 심벌 VA는 인가된 전압에 대해 사용되는 사실에 주의하자. 아래첨자 A는 인가된 전압과 내부접합전압을 구별한다. 초기 전개에서 VA는 0으로 정해지거나 디바이스가 평형상태에 있는 것으로 가정한다.

5.2.2 VA=0 계단형 접합

ρ에 대한 해

평형상태에서의 계단형 접합에 대해서 알아보자. 설명을 위한 도핑단면도인 그림 5.9(a)에서 NA는 ND보다 크게 그려진다. 그림 5.9(b)에서 요약된 것처럼, 공핍근사화를 이용하면 전하밀도의 해는 다음과 같이 나타난다.

식 (5.16a)

식 (5.16b)

식 (5.16c)

xn와 xp의 값들은 이 시점에서 알려지지 않지만 해석에서 나중에 결정될 것이다.

E에 대한 해

전하밀도의 해를 Poisson 방정식에 대입하면 방정식은 전기장에 대해 풀린다.

식 (5.17a)

식 (5.17b)

식 (5.17c)

E=0는 금속적 경계와는 상관이 없다. 그러므로 공핍영역밖 모든 곳에서 E=0이다. E는 공핍영역의 오른쪽 끝에서 사라져야 되므로 x=-xp에서 E=0, x=xn에서 E=0이라는 조건은 (5.17a)와 (5.17b) 미분방정식에 대한 경계조건들이 된다. 변수를 분리하고 공핍영역 끝에서 임의의 점 x까지 적분하면 공핍영역의 p형쪽에 대해

식 (5.18)

또는

식 (5.19)

를 얻는다.

그림 5.9  계단형 접합의 해. 평형상태(VA=0)에서 pn 계단형 접합에서 정전변수에 대한 정량적 해에 기초를 둔 공핍근사화. (a) 계단형 접합단면도. (b) 전하밀도, (c) 전기장, (d) 위치의 함수로서의 정전위

n형쪽에서도 유사하게

식 (5.20)

또는

식 (5.21)

전기장의 해는 그림 5.9(c)에 나타나 있다. 이 결과는 물론 그림 5.4(c)에서 나타난 정성적 해와 일치한다. 공핍영역안에서 전기장은 언제나 음이고 위치에 따라 선형적 변화를 보인다. 그림 5.9(c)를 만드는 데에 있어서 전기장은 x=0에서 연속적인 것으로 여겨진다; p형쪽 해와 n형쪽 해는 금속적 경계에서 간단히 조화된다. 전기와 자기로부터 전하의 층이 두 영역 사이의 경계를 따라 놓이지 않는 동안 전기장은 경계를 걸쳐서 연속적일 것이라는 것을 우리는 알고 있다. 전기장에 대한 (5.19)와 (5.21)의 표현이 x=0에서 계산되어 같게 된다면 전기장의 연속성은

식 (5.22)

을 필요하게 된다. Gauss 법칙에 익숙한 사람에게는, 공핍영역 밖에서 E=0이라는 사실은 공핍영역안의 총 전하는 합해서 0이 되거나, 접합의 p형쪽 음전하가 n형쪽의 양전하와 평형을 이루어야 한다는 것을 뜻한다. 앞의 전하밀도그래프(그림 5.4-5.7)는 이 사실을 고려하여 그려졌다. 그림 5.9(b)에서 계단형 접합 x에 대한 ρ그래프에 적용되면 전하의 평형은 접합의 p형쪽과 n형쪽의 사각형 면적이 같아야 된다. 즉, qNAxp=qNDxn이어야 한다. 그러므로 식 (5.22)는 공핍영역안에서 총전하는 합해져서 0이 되어야 한다는 사실의 반향으로써 나타내 진다.

V에 대한 해

E=-dV/dx 때문에, 정전위는 다음을 풀어서 얻어진다.

식 (5.23a)

식 (5.23b)

임의의 기준 포텐셜이 x=-xp에서 0으로 하고 평형상태에서 공핍영역에 걸친 전압강하가 Vbi라는 것을 기억할 때, 식 (5.23a)와 (5.23b)는 각각 경계조건

식 (5.24a)

식 (5.24.b)

에 종속된다. 변수를 분리하고 공핍영역 끝에서부터 임의의 점 x까지 적분하면 공핍영역의 p형쪽에 대해

식 (5.25)

또는

식 (5.26)

을 얻는다. 접합의 n형쪽에서도 유사하게

식(5.27)

또는

식 (5.28)

식 (5.26)과 (5.28)에 의해 주어진 정전위 해는 그림 5.9(d)에 나타난다. x에 대한 V의 의존성은 본래 접합의 p형쪽에서 오목한 굴곡이고 n형쪽에서 볼록한 굴곡을 갖는 정방형이다. E-field 과정과 병렬적으로 그림 5.9(d)는 x=0에서 p형쪽과 n형쪽 해들을 조화시킴으로써 간단히 성립된다. 금속적 경계를 따라 쌍극자 층(양전하와 음전하가 가깝게 있는 얇은 판)이 없기 때문에 x=0에서 정전위의 가정된 연속성은 정당화된다. 포텐셜에 대한 식 (5.26)과 (5.28)의 표현이 x=0에서 계산된다면

식 (5.29)

을 얻는다.

xn과 xp에 대한 해

xn과 xp의 값들이 정해질 때까지 정전해는 완전하지 않다. xn과 xp는 식 (5.22)와 (5.29)에서 알려지지 않고 있다. 식 (5.22)를 이용하여 식 (5.29)에서 xp를 소거시키고 xn에 대해 풀면

식 (5.30a)

와

식 (5.30b)

가 된다.

식 (5.31)

공핍폭으로 더 잘 아려진 공핍영역의 종합적인 폭은 실질적인 디바이스 계산에서 나타난다.

예  제  5.2

문제 : 평형상태에서 W의 크기와 ∣E∣max를 측정하기 위한 샘플계산을 수행하여라. Si 계단형  접합이 300K에서 NA=1017/cm3, ND=1014/cm3상태에서 동작된다고 가정하자.

풀이 : 주어진 접합에 대해

식

식 (5.30)을 사용하면

식

과

식

또한

식

W는 식 (5.31)을 사용하여 직접 계산될 수 있다. 그러나, 비대칭적으로 도핑된 접합(NA≫ND 또는 ND≫NA)에서 공핍영역이 금속적 경계의 저도핑쪽에 대부분 놓여있다는 사실을 강조하고자 한다.

5.2.3 VA≠0 계단형 접합

정전변수에 대한 해는, 만약 그 해를 실제적으로 사용할 목적이라면, VA≠0 동작조건들에까지 확장되어야 한다. 한 가지의 해접근방법은 VA≠0를 갖는 앞의 절로부터 유도를 되풀이 하는 것이다.

그림 5.10에 나타난 다이오드 터미널에 인가된 전압 VA≠0 다이오드를 고려하자. 이 전압은 다이오드 안의 어디선가 전압강하되어야 한다. 그러나, 우물형 디바이스에서 인가된 전압의 무시할만한 부분이 디바이스의 접촉부에 걸쳐서 나타난다. 더욱이, 저준위 주입상태(바람직한 전류수준)에서 접촉부에서부터 공핍영역의 끝까지 확장된 준중성의 p형과 n형영역에 걸친 전압강하 또한 무시될 것이다. 인가된 전압은 그러므로 공핍영역에 걸쳐서 강하되어야만 된다. VA>0 경우, 외부적으로 주어진 전압강하는 접합의 p형쪽에 비해 n형쪽의 포텐셜을 낮게한다. 역으로 VA<0 경우, p형쪽에 비해 n형쪽의 포텐셜이 증가한다. 다시말해, 공핍영역에 걸친 전압강하는 Vbi−VA가 된다.

그림 5.10  외부적으로 인가된 전압으로부터 생긴 다이오드에 대한 내부적인 전압강하

문제형태에 대한 유일한 수정이 경계조건에서의 변화이기 때문에, VA≠0 정전관계식은 Vbi의 명확한 모습을 Vbi−VA로 대치함으로써 VA=0 관계식으로부터 외삽될 수 있다. 앞에서 지적된 치환은 식 (5.32)-(5.38)에서 주어진 정전변수에 대한 VA=0 해를 만든다.

-xp≤x≤0에 대해

식 (5.32)

식 (5.33)

식 (5.34)

0≤x≤xn에 대해

식 (5.35)

식 (5.36)

식 (5.37)

식 (5.38)

상상의 결과를 피하기 위해 VA는 식 (5.34), (5.37), (5.38)에서 명확히 VA≤Vbi에 제한된다. 공식화는 VA가 Vbi에 근접할 때 큰 전류가 흐르기 시작하고 준중성영역 전압강하가 무시될 수 없기 때문에 실패하게 된다.

예 제  5.3

문제 : 300K에서 유지되는 Si p+-n과 n+-p 계단형 접합의 저농도쪽에서 불순물 농도(NA 또는 ND)에 대한 공핍폭(W)의 log-log 그래프를 그려라. 1014/cm3≤NA 또는 ND≤1017/cm3의 범위에서 VA=0.5V, 0V, -10V에 대한 커브를 포함하여라.

풀이 : p+-n과 n+-p 계단형 접합에 관련된 Vbi는 예제 5.1에서 성립된 관계식을 이용하여 계산된다. 또한 비대칭적으로 도핑된 접합의 경우, W에 대한 식 (5.38)표현에서 도핑요소는

식

로 간략화되는 데, NB는 접합의 저농도쪽에 대한 도핑(NA 또는 ND)이다. 도핑계산에 대한 W의 MATLAB 프로그램과 프로그램 결과(그림 E5.3)는 다음과 같다.

프로그램

그림 E5.3 도핑의 함수로서 선택된 인가된 전압에서 공핍폭(Si, p+-n과 n+-p 계단형 접합, 300K)

5.2.4 결과의 검사/외삽

결과를 얻는 데 상당한 노력을 한 후, 결과를 검사하는 데 시간을 쓰는 것은 바람직하다. 우리는 특히 전전변수들이 인가된 바이어스의 함수로서 어떻게 변하는 가에 관심이 있다. xp와 xn에 대한 (5.34)와 (5.37) 관계식을 검사하면, 순방향 바이어스(VA＞0)에서 이 폭은 감소하고 역방향 바이어스(VA＜0)에서 증가한다고 결론짓는다. 이 결론은 VA＞0에 대해 더 작은 공핍폭을, VA＜0에 대해 더 큰 공핍폭을 보이는 예제 5.3 계산과 물론 일치한다.  xp와 xn에서의 변화는 전계의 변화로 옮겨진다. 식 (5.32)와 (5.35)로부터 유도될 때, 순방향 바이어스에서 더 작은 xp와 xn는 E-field를 공핍영역안의 모든 곳에서 감소시키는 반면에, 역방향 바이어스에 관련된 더 큰 xp와 xn는 더 큰 E-field를 만든다. 이 결론은 물리적 관점에도 타당하다. VA＞0일 때, 감소된 공핍폭은 접합부근에서 작은 전하 즉, 작은 E-field를 뜻한다. 유사하게 식 (5.33)와 (5.36)에 의해 주어진 포텐셜은 모든 점에서 VA＞0때 감소하고 VA＜0때 증가한다. 포텐셜 언덕은 순방향 바이어스에서 크기와 x-extent에서 줄어드는 반면에, 역방향 바이어스는 더 넓고 높은 포텐셜 언덕을 만든다. 위의 내용은 그림 5.11에서 도식적으로 요약된다.

3.1.5절에서 주어진 에너지대역도로부터 정전위의 형태를 유도하는 과정을 완성시켰다. 평형상태에서 pn접합안에서 정전위에 대한 정성적 해를 얻기 위해 그 과정은 5.1.3절에 적용되었다. 포텐셜이 바이어스의 함수로서 어떻게 변하는 가를 서술하고 그렸기 때문에(그림 5.11d) 순방향과 역방향 바이어스에서 pn접합에 대한 적당한 에너지 대역도를 만드는 인용된 과정을 역으로 할 수 있다. 특히, 평형상태에서 에너지대역도(그림 5.12a에서 다시 그려짐)를 알고 있다. 포텐셜그래프의 거꾸로 된 상태를 개념적으로 취하고 평형 에너지대역도-순방향 바이어스에 대해 작은 공핍폭과 언덕, 역방향 바이어스에 대해 큰 공핍폭과 언덕-를 적당히 수정하면 그림 5.12(b)와 (c)에 각각 그려진 순방향과 역방향 바이어스에 대한 다이어그램을 만들 수 있다.

VA≠0 다이어그램에 대한 여러 가지 설명이 있다. 디바이스가 더 이상 평형상태가 아니고 공핍영역에서 캐리어농도를 서술하기 위해 하나의 준위가 사용될 수 없기 때문에 페르미 준위가 공핍영역으로부터 생략되었다. 사실, 준중성영역에서 페르미 준위의 앞쪽위치를 차지하는 EFn과 EFp로 표시된 준위들은 실제로 다수 캐리어 준페르미 준위이다. 그러나, 다이오드의 비공핍부분에서 평형상태로부터 일탈은 일반적으로 작고 특히 접합으로부터 멀리 떨어진 곳에서, 그러므로 호칭 EF의 사용을 계속하는 것은 받아들일만 하다. 마지막으로 다이어그램을 주의깊게 살핌으로써

식 (5.39)

가 성립된다. 식 (5.39)는 평형 페르미 준위의 p형끝과 n형끝으로의 직접적인 접근이 주어졌을 때 다이오드 터미널을 생각할 수 있도록 한다. p형쪽을 고정시키고 qVA를 n형쪽으로 이동시킴으로써 평형 다이어그램으로부터 순방향 바이어스 다이어그램으로 발전한다.

그림 5.11 pn접합 다이오드 안에서의 (a)공핍폭, (b)전하밀도, (c)전기장, (d)정전위에 대한 순방향과 역방향 바이어스의 효과

그림 5.12 pn접합 에너지대역도. (a)평형(VA=0), (b)순방향 바이어스(VA＞0), (c)역방향 바이어스(VA＜0).

유사하게, 역방향 다이어그램은 n형쪽 페르미 준위을 아래로 당김으로써 평형 다이어그램으로부터 얻어진다.

(c) 예  제 5.4

일단 정량적 관계가 정전위에 대해 성립되면, 완전한 에너지대역도를 만드는 것이 가능하게 된다. 다음에 나오는 “Diagram Generator” 프로그램은 상온에서 유지되는 축퇴되지 않게 도핑된 Si 계단형접합에 대한 평형 에너지대역도를 그린다. 사용자는 p형쪽과 n형쪽 도핑농도를 대입해야 한다. 여러 가지의 NA 와 ND 결합을 시도하기 위해 프로그램을 실행하여라. NA≫ND, NA≅ND, NA≪ND 중 적어도 한 경우를 포함하는 것이 유익하다. 결과로서의 한쪽편 다이어그램이 일반적인 것과 다르기 때문에 비대칭형 접합은 특히 흥미롭다. 사용자는 임의로 인가된 바이어스에 대한 에너지대역도를 그리기 위해 프로그램을 수정하는 것을 고려할 수도 있다.

MATLAB 프로그램

5.2.5 선형경사접합

선형 경사도는 고농도 웨이퍼로의 깊은 확산에 의해 형성된 접합에 대한 좀 더 실제적인 근사화이다. 그림 5.13(a)에서 다시 나타나면, 선형 경사도는 수학적으로

식 (5.40)

에 의해 모델링되는 데, a는 cm-4의 단위를 가지며 경사상수라고 한다.

우리는 선형 경사도에 관련된 정전변수에 대한 정량적 해를 구하기 때문에 이 절은 특별히 번호를 붙이지 않겠다. 즉, 계단형접합에서 이루어지는 과정이 다른 단면도에 어떻게 적용되는 가에 대한 설명으로서 보여질 수 있다. 그러나, 특별한 고려와 충분히 다른 선형경사해석의 모습들이 있다. 무엇보다도, 식 (5.40) 단면도는 x=0일 때 연속적이다. 이것은 실제적으로 수학적 전개를 간략화한다. 공핍영역의 p형쪽과 n형쪽을 분리하여 다루거나 x=0에서 해를 조화시키는 것은 필요하지 않다. 전체 공핍영역에 대해 하나의 ρ, E, V 해만이 존재한다. 더구나, 단면도가 x=0에서 대칭적이기 때문에 모든 정전변수들은 x=0에서 대칭을 나타낸다. 조금 복잡한 모습은 공핍영역 밖의 불균일한 도핑이다. 앞의 결과로부터 불균일한 도핑은 잔존 ρ, 전기장, 중앙 공핍영역으로의 외부의 전압강하가 존재한다는 것을 뜻하고 있음을 알고 있다. 서술되고 있는 전개과정에서 공핍영역 밖에서 ρ=0, E=0, V=상수로 취하므로 이런 사실을 무시한다. 마지막으로, 비록 V가 공핍영역 밖에서 상수로 취급되더라도 Vbi에 대한 식 (5.10) 표현의 수정은 여전히 필요하고 해석의 끝에서 포함될 것이다.

그림 5.13 선형 경사해. 선형경사결합에서 정전변수에 대한 공핍근사화에 기초를 둔 정량적 해. (a)선형 경사도. (b)전하밀도, (c)전기장, (d)위치의 함수로서 정전위

공핍근사화를 적용시킴으로써 해석을 시작하면

식 (5.41a)

식 (5.41b)

이 나온다. 그림 5.13(b)로부터 전하밀도가 x=0에서 대칭이라는 것을 알 수 있으며

식 (5.42)

Poisson 방정식에 대입하고 변수를 분리하여 E=0 공핍영역의 p형 끝에서 공핍영역 안에서의 임의의 점 x까지 적분하면

식 (5.43)

이 주어진다. x에 대한 ρ의 선형의존성은 자연적으로 x에 대한 E의 2차 의존성을 만든다.

다음으로 E(x)=-dV/dx로 하고 변수를 분리하여 V=0 공핍영역의 p형 끝에서부터 임의의 점 x까지 다시 적분하면, 3차 관계식을 얻는다.

식 (5.44)

해를 완성시키고 w를 결정하기 위해 공핍영역을 걸쳐서 생기는 전압강하는 x=w/2에서 Vbi-VA 또는 V(x)=Vbi-VA와 같아야만 한다는 것을 우리는 알고 있다. 식 (5.44)에 제시된 대입을 하고 w에 대해 풀면

식 (5.45)

을 발견한다. 앞으로의 참고를 위해 선형경사 공핍폭은 Vbi-VA의 세제곱근으로서 변하는 반면에, 계단형접합 공핍폭은 Vbi-VA의 제곱근으로서 변한다는 사실을 알아야 한다.

x에 대한 선형경사 ρ, E, V의 수치계산은 물론 Vbi에 대한 표현을 필요로 한다. 계단형 접합을 가정해서 성립되었기 때문에 Vbi에 대한 식 (5.10) 표현은 사용될 수 없다. 그러나, 식 (5.8)을 포함하여 식 (5.8)까지의 Vbi유도는 도핑단면도에 대해서 도핑이 축퇴되지 않아야 한다는 사실 이상의 제한을 두지 않는다. 결과적으로, 비계단형 접합에 대해 단지 n(xn)와 n(-xp), 평형 공핍영역의 끝에서 전자농도를 다시 계산하는 것이 필요하다. 선형 경사접합에 대해

식 (5.46a)

식 (5.46b)

W≡W∣VA=0. 식 (5.46)을 식 (5.8)에 대입하면

식 (5.47)

또는 식 (5.45)를 이용하면

식 (5.48)

식 (5.48)은 Vbi에 대해 명확히 풀리지 않지만 주어진 경사상수에 대해 Vbi를 결정하기 위해 수치적으로 반복되어야 한다.

5.3 요  약

이 장에서 다룬 pn접합 정전학은 pn접합 다이오드와 pn접합을 사용하는 다른 디바이스의 동작모델에 대한 기초를 제공한다. 전개과정의 초기에는 단면도와 금속적 경계 등과 같은 용어를 정의했고 해석에서 광범위하게 사용되는 이상화된 계단형 접합과 선형경사접합 단면도를 소개했으며, 정전변수에 대한 정량적 해를 얻는 데 출발점을 이루는 Poisson방정식을 참조하였다. 다른 기본적인 고려는 에너지대역에 기초를 둔 정전변수에 대한 정성적 해와 내부전압에 대한 계산관계식의 유도를 포함한다. 디바이스 모델링에서 사용되는 근사화를 간단히 하는 데 자주 마주치고, 가장 중요한 공핍근사화가 소개되고 설명되었다.

연습문제

문제안내표

5.1 true 또는 false로 표시하시오.

(a) 계단형접합은 p+-n과 n+-p 접합을 모델링하는 데 사용되는 이상화된 도핑단면도이다.

(b) Poisson방정식에서 나타나는 ρ는 전하밀도이고 단위는 couls/cm3이다.

(c) 금속학적 접합주위의 공간전하영역은 p형쪽의 전자와 n형쪽의 정공의 축적때문이다.

(d) 내부전압은 볼트로 전환되는 대역간극 에너지보다 전형적으로 작다.

(e) 공핍근사화는 순도핑도에 직접 비례하는 공핍영역 안에서 전하밀도를 만든다.

(f) ohmic 접촉은 접합에 걸친 내부전압강하를 감소시킨다.

(g) 공핍근사화에 기초를 둔 해에서 전기장의 크기는 금속적 경계에서 가장 오른쪽에 이른다.

(h) NA(p형쪽)≫ND(n형쪽) p+-n 계단형접합이 있다면, xp≪xn 을 따른다.

(i) 접합의 n형쪽과 p형쪽 사이의 포텐셜 언덕은 순방향 바이어스에 따라 증가한다.

(j) 선형경사접합에서 공핍폭은 (Vbi-VA)1/3에 따라 변한다.

5.2 상온에서 유지되는 실리콘 계단형접합은 도핑되어 p형쪽에서 EF=Ev-2kT, n형쪽에서 EF=Ec-EG/4 이다.

(a) 이 접합에 대한 평형 에너지대역도를 그려라.

(b) 상징적 결과와 수치적 결과를 나타내는 내부전압(Vbi)을 결정하여라.

5.3 그림 P5.3에서 보여지는 p1-p2 “동형상” 계단형접합을 고려하여라.

(a) 축퇴되지 않은 도핑과 NA1＞NA2을 가정하여 접합에 대한 평형 에너지대역도를 그려라.

(b) 평형상태에서 접합에 걸쳐 존재하는 내부전압(Vbi)에 대한 표현을 유도하여라.

(c) 접합안의 전위, 전기장, 전하밀도의 대략적인 윤곽을 그려라.

(d) 공핍근사화를 짧게 설명하여라.

(e) 공핍근사화가 그림으로 나타내어진 p1-p2 접합안의 정전변수에 대한 풀이에 적용될 수 있는     가? 설명하여라.

5.4 평형상태의 상온에서 유지되는 Si 계단형접합이 NA=2×1015/cm3 의 p형쪽 도핑과 ND=1015/cm3 의 n형쪽 도핑을 갖는다. 다음을 계산하여라.

(a) Vbi

(b) xp, xn, W

(c) x=0에서  E

(d) x=0에서 V

(e) 위치의 함수로서 전하밀도, 전기장, 정전위를 대략 일정한 비율로 그려라.

5.5 p형쪽이 NA=1017/cm3 로 도핑된 것으로 하여 문제 5.4를 반복하여라. 문제 5.4의 결과와 여기서의 결과를 짧게 비교하여라.

5.6 상온에서 유지되는 Si 계단형접합이 NA=강사가 주어진 값의 p형쪽 도핑과 ND=강사가 주어진 값의 n형쪽 도핑을 갖는다. 인가된 전압 VA=강사가 주어진 값이다. Command창에서 작업을 하고 작업부분을 기록하는 MATLAB diary함수를 이용하여 다음을 계산하여라.

(a) Vbi

(b) xp, xn, W

(c) x=0에서  E

(d) x=0에서 V

5.7 T=300K에서 유지되는 축퇴되지 않게 도핑된 실리콘 pn 계단형접합이 주어진다:

(a) 위치(x)의 함수로서 접합안의 전기장(E)과 정전위(V) 좌표도를 계산하여 나타내어라. 샘플계     산에서 NA=1015/cm3, ND=2×1014/cm3, VA=-20V로 가정하여라.

제 안

(i) 전기장과 정전위의 좌표도를 완성시키기 위해 MATLAB 함수 supplot을 사용하여라.

(ii) 전기장과 포텐셜 그래프의 y값의 끝점으로서 각각 (Emin, 0)과 (0, Vmax)를 이용하여라. 여         기서 Emin=1.1 E|x=0, Vmax=1.1(Vbi-VA). 또한, xmax≡2.5max(xn,xp), max는 MATLAB함         수, 에 대해 x좌표 한계로서 (-xmax, xmax)를 사용하여라.

(b) multiple VA값에 대응하는 결과가, 즉 VA=VAo/2n, n은 0에서 3, 동시에 나타나도록 (a)부분      프로그램을 수정하여라. 결과를 출력하여라.

(c) 그림뿐만 아니라 관련된 파라미터와 계산상수의 출력목록을 얻도록 (b)부분의 프로그램을 변     경하여라. 목록은 다음 양을 포함해야 한다 : NA, ND, VA, Vbi, xn, xp, W, x=0에서 E, x=0에     서 V. 결과의 샘플을 출력하여라.

(d) x에 대한 E과 x에 대한 V가 접합의 양쪽편 도핑의 상대적 크기에 따라 어떻게 변하는 가를      관찰하기 위해 프로그램을 사용하여라. 예를들어, (NA, ND)의 다음 조합에 따라 실험하여라 :      (1017/cm3, 1015/cm3), (1016/cm3, 1015/cm3), (1015/cm3, 1015/cm3), (1015/cm3, 1016/cm3),               (1015/cm3, 1017/cm3), (1018/cm3, 1016/cm3), (1016/cm3, 1014/cm3). NA≥100ND 또는 ND≥100NA       일 때 결과를 어떻게 서술할 것인가?

(e) 문제 5.4와 5.5에 대한 해답을 구하기 위해 프로그램을 사용하여라. 수동적으로 얻어진 결과에     대해 컴퓨터에 의해 얻어진 결과를 점검하여라.

5.8 특별한 다이오드의 금속학적 접합주위의 도핑이 그림 P5.8에 나타나 있다. 공핍근사화에 기초를 둔 다이오드안에서 예상되는 전하밀도, 전기장, 정전위를 그려라. 관련된 길이를 적당하게 일정한 비율로 그리고 분류하여라. 그린 그림의 잘못된 해석을 예언하기 위해 필요한 설명을 포함하여라.

5.9 pn접합 다이오드 그림 P5.9에 나타난 도핑단면도를 갖는다. 수학적으로 ND-NA=No[1-exp   (-αx)], No와 α는 상수이다.

(a) 공핍근사화의 간결한 설명을 하여라.

(b) 공핍근사화를 이용하여 다이오드안의 전하밀도를 그려라.

(c) 공핍영역안의 전기장 E(x)에 대한 표현을 완성하여라.

주 의 : 관심있는 독자는 V(x), xp, xn, Vbi에 대한 표현이나 계산관계식을 얻음으로써 정전해를 완성시키려고 희망할 수도 있다. 그러나 상당한 양의 수학적 조작이 포함된다는 사실이 예고되어야 한다.

5.10 pn접합 다이오드는 그림 P5.10에 나타난 도핑단면도를 갖는다. 관심있는 인가된 모든 바이어스에 대해 xn＞xo라고 가정하여라.

(a) 접합에 걸리는 내부전압은 얼마인가? 해답을 정당화하여라.

(b) 공핍근사화를 적용하여 다이오드안에서 x에 대한 전하밀도 ρ를 그려라.

(c) 공핍영역 안에서 전기장 E(x)에 대한 해석적인 해를 구하여라.

5.11 그림 P5.11에 개략적으로 나타낸 p-i-n 다이오드는 진성적(실제로 얕게 도핑되고)이고 상대적으로 좁은 중간영역을 갖고있는 세 영역 디바이스이다. p형과 n형영역이 균일하게 도핑되고 i-영역에서 ND-NA=0라고 가정할 때:

(a) 디바이스안의 예상되는 전하밀도, 전기장, 정전위 등을 대략 그려라. 또한 평형상태에서의 디      바이스에 대한 에너지대역도를 그려라.

(b) p형과 n형영역 사이의 내부전압강하는 얼마인가? 해답을 정당화하여라.

(c) 전하밀도, 전기장, 정전위, p형과 n형영역의 공핍폭에 대한 정량적 관계식을 완성하여라.

5.12 평형상태에서 pn접합 다이오드의 공핍영역에서 정전위는

식

로 결정된다.

(a) 공핍영역(-W/2≤x≤W/2)에서 위치의 함수로서 전기장에 대한 표현을 완성하고 x에 대한        E(x)을 그려라.

(b) 공핍영역에서 위치의 함수로서 전하밀도에 대한 표현을 완성하고 x에 대한 ρ(x)을 그려라.

(c) 공핍근사화를 이용하여 공핍영역에서 x에 대한 ND-NA를 결정하고 그려라.

5.13 T=300K에서 유지되는 축퇴되지 않게 도핑된 Si 선형경사접합이 주어진다:

(a) 위치(x)의 함수로서 접합안의 전기장(E)과 정전위(V) 좌표도를 계산하고 나타내어라. 샘플계     산의 수행에서 도펀트 경사상수 a=1020/cm4, 인가전압 VA=-20V를 적용하여라. 주어진 경사     상수에 대한 Vbi를 결정하기 위해 식 (5.48)은 되풀이되어야 한다는 것에 주의하자.

(b) multiple VA값에 대응하는 결과가, 즉 VA=VAo/2n, n은 0에서 3, 동시에 나타나도록 (a)부분      프로그램을 수정하여라. 결과를 출력하여라.

(c) 그림뿐만 아니라 관련된 파라미터와 계산상수의 출력목록을 얻도록 (b)부분의 프로그램을 변     경하여라. 목록은 다음 양을 포함해야 한다 : a, VA, Vbi, W, x=0에서 E, x=0에서 V. 결과의     샘플을 출력하여라.

(d) x에 대한 E과 x에 대한 V가 1018/cm4≤a≤1023/cm4 범위의 경사상수에 따라 어떻게 변하는      가를 관찰하기 위해 프로그램을 사용하여라.

(e) 문제 5.7에서 얻어진 상응하는 계단형접합 결과들과 이번 문제에서 얻어진 결과들을 비교하여     라.

5.14 평형상태가 우세하면 공핍근사화의 적용없이 pn계단형접합안의 정전변수에 대한 closed-form해를 얻는 것이 가능하다. 평형상태(VA=0)에서 유효하고 “정확한” 해는 다음과 같이 상술된다:

p형쪽(x≤0) 해...

식

n형쪽(x≥0) 해...

식

Uo는 x=0에서 일반화된 포텐셜(U)이다. Uo의 값은 방정식을 풀어서 얻어진다 : F(Uo, UFP)=F(Uo-UBI, UFN). 이 관계식은 전기장이 x=0에서 연속적이어야 한다는 사실로부터 나온다.

(a) 앞의 관계식을 이용하여 위치의 함수로서 pn접합안의 전기장(E)과 정전위 V=(kT/q)U 좌표     도를 만들어라. 샘플계산 수행에서 NA=1015/cm3, ND=2×1014/cm3라고 가정하여라. 이용할 수     있다면 동일한 파라미터를 이용하는 문제 5.7(a) 프로그램을 실행하여라. x에 대한 E, V 그래     프의 두 경우를 비교하고 토의하여라.

제  안

(i) 우선 Uo=UBI,/2의 처음 가정을 가지고 MATLAB함수를 이용하여 Uo를 결정하여라.

(ii) 0.1에서부터 Uo까지 U를 증가시키고 적분관계식을 이용하여 접합의 p형쪽에서 x에 대한          U=V(kT/q)를 계산하여라. Uo에서부터 UBI,-0.1까지 U를 증가하여 n형쪽에 대해 되풀           이하여라.

(iii) 단계 (ii)에서 U의 각 값에 대해 E를 계산하여라. U에 대한 E와 x에 대한 U를 알면 x에         대한 E 그래프를 그릴 수 있다.

(iv) E와 V 그래프를 그리는 데 있어서 문제 5.7(a)에서 언급된 제안을 따르라.

(b) x에 대한 일반화된 전하밀도(E/q)를 얻기위한 (a)부분의 계산을 확장하여라. 단일 좌표계에서     정확한 해와 공핍근사화에 기초를 둔 해 모두로부터 유도되는 x에 대한 E/q의 샘플그래프를      그려라. 그려진 결과를 토의하라.

6. pn접합 다이오드 : I-V 특성

이 장은 pn접합 다이오드의 정상상태 응답을 모델링하는 데 중점을 둔다. 인가된 직류전압, I-V특성의 함수로서 다이오드를 통과하여 흐르는 전류는 디바이스의 내부과정과 파라미터에 정성적으로 그리고 정량적으로 관련된다. 처음에는 “이상적 다이오드”를 다루고 이상적 다이오드 방정식-간단히 잘 알려진 I-V 관계식의 유도에 대해 이루어 진다. 비록 몇 가지 이상화는 실제로 실현될 수 없지만, 이상적 다이오드 전개는 디바이스의 동작에 대한 가능한 통찰력을 허락하고 더 정확한 해석을 하는 데 도움을 준다. 이상적 이론과 실험을 비교한 후, 명확한 차이를 고치기 위한 이론의 정리에 초점을 둔다. 이상화로부터의 여러 가지 벗어남은 체계적으로 증명되고 설명되며, 적당한 수정이 소개된다. 마지막으로, 이어지는 장에서 특히 유용하게 될 일반적 해석에 해석적 보충이 주어진다.

6.1 이상적인 다이오드 방정식

서론에서 나타났듯이, 이상적 다이오드는 베리스준위 해석을 용이하게 하는데 매우 유용하다. 이상적 다이오드의 I-V 특성을 이상적 다이오드 방정식에 의해 모델링된다. 비록 해석적 과정, 부수적인 결과, 과정에서 성립되는 통찰력이 실제로 매우 중요하지만, 방정식의 유도는 표면상으로 이 절의 목적이다. 5장에서 만들어진 pn접합 에너지대역도를 이용하여 이상적 다이오드 방정식의 정성적 “유도”를 따른다. 이런 시행은 하나의 수학적 관계식을 쓰지않고 원하는 결과의 일반적 형태를 만들기 때문에 에너지대역도의 힘과 유용성을 증명한다. 정성적 유도에 대한 준비를 한 후, 해를 구하는 방법을 자세히 서술한다. 최종결과와 부수적 결과를 조사함으로써 결론을 맺겠다.

6.1.1 정성적 유도

그림 6.1(a)에서 나타난 pn접합에 대한 평형 에너지대역도를 고려하면서 시작한다. 그림에 추가된 점(●)과 원(〇)의 그룹들은 접합의 양쪽편에서 캐리어 분포를 대략적으로 모델링한다. 접합의 준중성 n형쪽에 많은 수의 전자와 약간의 정공이 있다. 점들의 정돈과 같은 피라미드(그림 2.17에서 처음 소개된)는 전도대역으로 진행함에 따라 전자수의 지수적 감소를 개략적으로 다시 나타낸다. 역으로, 접합의 준중성 p형쪽에 고농도의 정공과 적은 수의 전자가 있다. 정공이 가전자대역으로 움직임에 따라 정공수는 지수적으로 감소한다.

그림 6.1  (a) 평형(VA=0)에서, (b) 순방향 바이어스 상태에서, (c) 역방향 바이어스 상태에서 pn접합 에너지대역도, 캐리어 분포, 공핍영역 근처에서의 캐리어 활동. (d) I-V 특성의 유도된 형태.

표현된 전자와 정공은 열에너지를 가지고 물론 반도체안에서 움직인다. 우선 n형쪽 전자에 초점을 맞추면, 대부분의 이 캐리어는 포텐셜언덕을 “오르기”위한 불충분한 에너지를 가진다. 공핍영역으로의 편의운동은 n형쪽 준중성 영역쪽으로 반사되는 낮은 에너지를 갖는 캐리어를 만든다. 그러나, 언덕을 넘어 접합의 p형쪽으로 움직일 수 있는 높은 에너지를 갖는 어떤 전자들이 존재할 것이다. 지금까지 서술된 내용은 전자가 많은 접합의 n형쪽에서 전자가 적은 접합의 p형쪽으로 전자의 확산으로서 인식될 수 있다.

n형쪽에서 전자는 전위장벽을 발견하는 반면에, p형쪽에서 전자는 제한받지 않는다. p형쪽에서 작은 전자들중 일부가 공핍영역쪽으로 이동한다면, 접합의 다른 쪽으로 빠르게 움직일 것이다. 자연적으로, 이런 p형에서 n형쪽으로의 표동전류는 n형에서 p형쪽으로의 확산전류와 평형상태에서 정확히 균형을 이룬다. 정공의 상황도 완전히 유사하다. 전위 에너지장벽을 넘을 수 있는 충분한 에너지를 갖으며 접합의 n형쪽에서 존재할 수 있는 적은 수의 p형쪽의 정공들은 공핍영역으로 이동하여 접합의 p형쪽으로 움직이는 n형쪽 정공들에 의해 정확히 균형을 이룬다.

접합근처에서 최초의 캐리어 움직임을 이해하고, 그림 6.1(b)에 나타난 순방향 바이어스측면을 고려해 보자. 바이어스가 없는 경우에 비해 가장 큰 변화는 접합의 p형과 n형쪽 사이의 포텐셜언덕이 낮아지는 것이다. 같은 수의 소수 캐리어는 공핍영역으로 여전히 움직여 접합의 다른 편으로 이동한다. 그러나, 크기에서 포텐셜언덕이 감소됨에 따라 더 많은 n형쪽 전자들과 p형쪽 정공들이 언덕을 넘어서 접합의 반대편으로 이동할 수 있다. 이것은 접합의 p형에서 n형으로 유도되는 전자전류(IN)과 정공전류(IP) 모두를 만든다. 그림 6.1(b) 에너지대역도 아래에 그려진 회로로부터 유도된 전류(I=IN+IP)는 순방향 바이어스 다이오드에 대해 적당한 방향으로 흐른다는 사실을 알고 있다. 더우기, 포텐셜언덕이 인가된 순방향 바이어스에 따라 선형적으로 감소하고 캐리어농도는 대역 끝에서부터 멀어짐에 따라 지수적으로 변하기 때문에 포텐셜장벽을 넘기에 충분한 에너지를 갖는 캐리어의 수는 VA에 따라 지수적으로 증가한다. 그러므로, 그림 6.1(d)에 요약되었듯이 순방향 전류는 인가된 전압의 지수적으로 증가하는 함수로 예측된다.

역방향 바이어스 상황은 그림 6.1(c)의 에너지대역도에 의해 설명된다. 평형에 비해 바이어스의 주요 효과는 접합의 p형과 n형 사이의 포텐셜언덕을 증가시키는 것이다. 약간의 n형에서의 전자들과 p형쪽에서의 정공들은 평형상태에서 언덕을 넘을 수 있는 반면에, 크기에서 kT/q보다 큰 매우 작은 역방향 바이어스는 접합을 가로지르는 다수 캐리어 확산을 무시할 정도까지 감소시킨다. 반대로 p형쪽 전자들과 n형쪽 정공들은 공핍영역으로 움직이고 접합의 다른편으로 이동할 수 있다. 그래서 역방향 바이어스는 접합의 n형에서 p형으로의 전류흐름을 만든다. 소수 캐리어에 관련해서 역방향 바이어스 전류는 크기에서 극도로 작게될 것으로 예측된다. 소수 캐리어 표동전류는 포텐셜언덕의 높이에 의해 영향을 받지 않는다는 것을 알아야 한다. 전류흐름을 결정하는 것은 단위 초당 공핍영역으로 이동하는 소수 캐리어의 수이다.(상황은 폭포와 유사하다. 폭포에 대해 흐르는 물은 폭포의 높이와 무관하다.) 그러므로, 그림 6.1(d)에 나타난 것처럼 역방향 전류는 작은 역방향 바이어스에서 무시할 정도까지 다수 캐리어 확산전류가 감소하면 포화되는-바이어스에 독립적인- 것으로 예측된다. 역방향 바이어스 포화전류가 -Io가 된다면, 전체적인 I-V 의존성은 일반적 형태

식 (6.1)

가 된다고 결론지어 진다. 식 (6.1)은 Vref가 kT/q와 같게 된다면 이상적 다이오드 방정식과 동일하게 된다.

앞선 해석은 이상적 다이오드 방정식을 만들뿐만 아니라, 고체상태 다이오드가 신호를 정류하는 방법을 잘 설명한다:즉, 다이오드가 순방향 바이어스될 때 큰 전류를 통과시키고 역방향 바이어스될 때 매우 작은 전류를 통과시키는 사실. 순방향 바이어스는 많은 수의 다수 캐리어가 공핍영역에 주입되게 함으로써 접합의 양쪽편 사이의 포텐셜언덕을 감소시킨다. 역방향 바이어스는 다수 캐리어 주입을 정지시키고 소수 캐리어에 의해 공급되는 잔여전류만을 남김으로써 포텐셜언덕을 증가시킨다.

“큰 그림”을 나타내는 데 있어서, 설명을 위해 다이오드를 역방향으로 바이어스된 것으로 하고 그림 6.2에서 보여지는 합성된 에너지대역도와 회로도를 참고한다. 에너지대역도의 바깥쪽 끝에서 판모양의 캐패시터는 디바이스에 대한 ohmic 접촉을 개략적으로 나타낸다. 소수캐리어가 공핍영역으로 흘러들어가 접합의 다른 쪽으로 이동할 때 공핍영역의 근처에서 역방향 바이어스의 주요 활동은 다시 다이어그램으로 나타난다. R-G 중심에 관련된 ET준위이 다이어그램에 첨가된다. p형쪽 전자가 n형쪽으로 움직일 때마다 R-G 중심의 하나를 통해서 만들어지는 전자에 의해 대치된다. 그림 6.2에서 공핍영역의 왼쪽에 대해 나타냈듯이 가전자대역으로부터 전자는 R-G 중심으로 점프하여 전도대역으로 이동한다. 유사하게, 소수캐리어 정공이 n형에서 p형쪽으로 움직일 때마다 정공은 캐리어 생성과정에 의해 빠르게 대치된다. 언덕아래 n형쪽으로 떨어지는 전자들과 잃어버린 정공들의 n형쪽 대치동안 동시에 만들어진 전자들은 차례로 접합의  n형쪽에 다수캐리어 전자들의 과잉을 일으킨다.(두 개의 잔여 전자들이 그림 6.2에서 접합의 n형쪽의 공핍영역 근처에 나타나 있다.) 잔여의 다수캐리어 전자들은 근처의 전자들을 접촉쪽으로 밀어내는 지역적인 전기장을 만든다. n형쪽 전자들의 전체적으로 정렬된 그룹이 접촉부분으로 약간 이동할 때까지 이 변위가 빠르게 전달된다. 과잉이 되고 접촉부에 가장 근접한 전자들이 접촉부로 밀려서 외부회로로 나가게 된다.†

그림 6.2 역방향으로 바이어스된 pn접합 다이오드 안에서 캐리어 움직임의 전체적인 모습을 제공하는 합성된 에너지대역도/회로도. 에너지대역도의 바깥쪽 끝에서 판모양의 캐패시터가 다이오드에 대한 ohmic 접촉을 개략적으로 나타낸다.

접합의 p형쪽에서 정공의 움직임도 비슷하다. 공핍영역 끝에서 나타나는 과잉부분이 준중성 p형영역을 통과하여 정렬되어 있는 정공들을 약간 움직이게 한다. 많은 과잉정공들은 금속으로부터 온 전자들과 재결합하는 접촉부분으로 밀려난다. 이런 재결합은 다이오드의 n형쪽에서 외부회로로 밀려난 잔여전자들을 제거함으로써 원을 완성시키는 것으로 나타난다.

그림 6.2로부터 전자들과 정공들이 공핍영역을 통과하여 흐르는 전류에 기여한 반면에, 정공전류는 디바이스의 p형쪽 접합으로부터 먼 곳에서 우월하고 전자전류는 디바이스의 n형쪽 접합으로부터 먼 곳에서 우월하다는 것은 흥미로운 사실이다. 다이오드를 통과하는 총 전류는 일정해야 하지만 전자전류와 정공전류는 다이오드 안에서 위치에 따라 분명히 변한다.

6.1.2 정량적 풀이전략

이상적 다이오드 방정식의 정량적 유도에서 사용되는 전략을 전개하고 설명한다. 비록 유도과정에서 수학적 단계들이 상대적으로 적고 아주 직접적이지만, 그 단계들에 포함되어 있는 세부과정들은 다른 문제들에서 해를 구하거나 이론에 수정을 하는데 있어서 완전히 이해되어져야 한다.

일반적 고려사항들

해석에서 성립되는 기본적 가정들을 나열함으로써 시작한다.(추가적인 가정들은 전략이 펼쳐질 때 필요할 것이다.)

(1) 다이오드는 정상상태에서 동작된다.

(2) 축퇴되지 않게 도핑된 계단형접합은 도핑단면도를 모델링한다.

(3) 다이오드는 1차원이다.

(4) 저준위 주입은 준중성 영역에서 우월하다.

(5) 다이오드 안에서 발생하는 표동, 확산, 열적 재결합-생성 이외의 과정은 없다. 특히, GL=0.

앞의 과정들은 pn접합 정전학을 성립시키는 데 외부적으로 또는 내부적으로 요구되었기 때문에 바람직하다.

□□□□□□□□□□□□□□□□□□

†서술된 현상은 파티에 늦게 온 사람들이 사람들로 완전히 채워진 방으로 들어오는 실제의 상황과 같게된다. 방의 반대편 끝에 두 개의 문이 있는 것으로 가정된다. 하나의 문으로 나아감으로써 새로 들어온 사람들은 같은 수의 사람들을 다른 문으로 밀어버린다.

전류를 계산하는 데 유용한 일반적 관계를 고려하자. 그것들은

식 (6.2)

식 (6.3)

식 (6.4a)

식 (6.4b)

이다. 식 (6.3)은 총 전류밀도가 다이오드 전체에서 일정하지만 전자와 정공은 위치에 따라 변한다는 사실을 보여준다. 식 (6.4)는 식 (3.18)의 1차원 형식이다. 명백히, x에 대한 E, n, p의 정확한 해석적 해들이 유용하다면 더 이상 나아갈 필요가 없다. 그러나, 그림 6.3에 개략적으로 E≅0과 저준위 주입을 포함하여 소수캐리어 확산방정식의 사용에 요구되는 조건들이 다이오드의 준중성 영역에서 만족되는 것을 알고 있다.

그림 6.3 다이오드 정전영역들

준중성 영역 고려사항들

GL=0으로 가정된 정상상태에서, p형과 n형 준중성 영역들에 적당한 소수캐리어 확산방정식은

식 (6.5a)

식 (6.5b)

더욱이, E≅0, dno/dx=dpo/dx=0 때문에 준중성 영역에서 캐리어 전류밀도에 대한 식 (6.4)는

식 (6.6a)

식 (6.6.b)

로 간략화된다.

우리는 식 (6.5)에 대한 일반적 해를 알고 있으며 식 (6.6)으로부터 캐리어 전류밀도를 계산하는 것은 사소한 문제이다. 불행히도, 그렇게 얻어진 전류밀도 해는 다이오드의 중첩되지 않은 부분으로 제한된다. 준중성 p형영역에서 JN(x)와 준중성 n형영역에서 JP(x)를 결정할 수 있다. 식 (6.3)을 이용하여 J에 대해 풀기위해 JN(x)와 JP(x)를 아는 다이오드 안의 한 지점이 적어도 존재해야 한다. 공핍영역이 중앙에 위치되었을 때, 공핍영역은 준중성 영역으로부터 외삽된 해인 중첩된 JN과 JP를 찾을 수 있는 명확한 장소이다.

공핍영역 고려사항들

완전히 전개된 연속방정식인 식 (3.46)은 E≠0 공핍영역 안에서 캐리어전류에 대한 해를 찾는 데에 사용되어야 한다. 앞에서 주어진 가정하에서 연속방정식은

식 (6.7a)

식 (6.7b)

로 간략화된다.

열적 재결합-생성은 공핍영역 전체에서 무시할 수 있다는 가정; 즉, ∂n/∂t｜thermal R-G와 ∂p/∂t｜thermal R-G가 식 (6.7)에서 임의로 0이 된다는 가정을 하자. 식 (6.7)에서 R-G항의 제거는 dJN/dx=0와 dJP/dx=0을 만든다. JN와 JP는 언급된 가정하에서 공핍영역 안의 위치에 관계없이 일정하다고 결정된다. 공핍영역(끝부분분을 포함하여)을 통하여 흐르는 캐리어전류의 분변성은 차례로 다음을 가능하게 한다.

식 (6.8a)

식 (6.8b)

물론 JN(-xp)와 JP(xn)는 공핍영역의 끝부분에서 계산된 준중성 영역의 해로부터 유도될 수 있다. 공핍영역에서 JN와 JP 해들을 합하면

식 (6.9)

이 나온다. 명백히 해의 전략은 공식화된다:준중성 영역에서 소수캐리어 전류밀도에 대해 풀기위해서는 공핍영역 끝에서 전류밀도를 계산하고 끝부분 전류밀도를 합하여 전류를 얻기위해 A를 마지막으로 곱한다.

열적 재결합-생성은 공핍영역에서 무시할 수 있다는 중요한 가정은 이상적 다이오드의 특성을 정의함으로써 나타낼 수 있다. 다이오드에서 흐르는 총 전류에 대한 간단한 해를 이끌어 내는 것이상으로 가정에 대한 더 좋은 정당화는 없다. 실제 다이오드에 관해 가정의 유효성은 이론과 실험을 비교할 때 고려될 것이다.

경계 조건들

p형과 n형 준중성 영역에서 ∆np와 ∆pn에 대한 식 (6.5a)와 (6.5b)를 푸는 데 두 개의 경계조건들이 각각 필요하다. 특히, 그림 6.4(a)에서 요약되었듯이 ∆np와 ∆pn은 ohmic접촉과 공핍영역의 끝에서 특정되어야 한다.

ohmic접촉에서

이상적 다이오드는 보통 “넓은 베이스” 다이오드 또는 접촉부가 소수캐리어 확산길이를 갖는 다이오드로 취급된다. 넓은 베이스 다이오드에서 공핍영역의 끝에서 만들어진 캐리어농도의 혼란은 접촉부에 도착하기 전에 0으로 감쇠될 것이다. 접촉부는 효과적으로 x=±∞에 위치하는 것으로 나타내진다. 그래서, 수학적 유도에서 인용된 경계조건들은

식 (6.10a)

식 (6.10b)

이다.

그림 6.4 경계조건이 관련된 고려사항들. (a) 경계위치와 필요한 값. (b) 순방향 바이어스된 다이오드 안의 위치에 따른 준페르미 준위의 적당한 변화

공핍영역 끝에서

공핍영역의 끝에서 경계조건을 구하기위해 준페르미 준위 형식론을 이용한다. 식 (3.72)는 전자 준페르미 준위 FN과 정공 준페르미 준위 FP에 대한 방정식을 정의한다. 식 (3.72a)와 (3.72b)의 지수적 형태의 왼쪽편과 오른쪽편이 곱해지면

식 (6.11)

을 얻는다. (6.11) 관계식은 임의의 동작조건하에서 다이오드 전체에 유용하다. 일반적으로, 다이오드안의 캐리어농도에 대해 풀기에 앞서 위치의 함수로서 준페르미 준위의 변화를 알 수는 없다. 그러나, 그림 6.4(b)에서 나타나듯이 준위이 접합의 p형의 EFp로부터 접합의 n형의 EFn까지 변할 것이라고 가정하는 것은 바람직하다. 그림 6.4(b)로부터 준위에서 단조로운 변화가 차례로 FN-FP≤EFn-EFp=qVA를 다이오드안의 모든 지점에서 만든다. FN-FP에 대한 앞의 표현에서 등호부호가 공핍영역 전체에서 유지된다고 가정되면,

식 (6.12)

라는 결론을 맺는다.

식 (6.12)는 “접합의 법칙”으로 언급된다. 공핍영역 끝에서 식 (6.12)의 계산은 매우 빠르게 원하는 경계조건들로 이끈다. 특히, 공핍영역의 p형 끝에서 식 (6.12)의 계산은

식 (6.13)

또는

식 (6.14)

와

식 (6.15)

유사하게,

식 (6.16)

또는

식 (6.17)

와

식 (6.18)

공핍영역 전체에서 FN-FP=qVA라는 가정 또는 다이오드안의 FN=EFn와 FP=EFp에서 준페르미 준위들이 일정하다는 가정은 공핍끝 경계조건들을 얻는 데 중심이 되고 전체적인 해석에 대해 중요하다. lengthy 보조해석과 실험과의 비교는 가정이 전형적으로 정당화된다는 것을 나타낸다.†

“게임 플랜” 요약

인가된 전압의 함수로서 이상적 다이오드에서 흐르는 전류에 대한 해석적 해를 구하기 위해서는 다음과 같이 진행하여라:

(1) 준중성 영역에서 ∆np와 ∆pn를 얻기위해 (6.10)와 (6.15/6.18) 경계조건들을 적용하여 소수캐      리어 확산방정식을 풀어라.

(2) 식 (6.6)을 이용하여 준중성 영역에서 소수캐리어 전류밀도를 계산하여라.

(3) 공핍영역의 끝에서 JN(x)와 JP(x)에 대한 준중성 영역 해를 계산하고 두 개의 끝부분 전류밀      도를 합하여라. 마지막으로 그 결과에 다이오드의 단면적을 곱하여라.

6.1.3 적합한 유도방식

해를 구하는 과정을 구현하는 데 있어서 접합의 준중성 n형쪽에서 정공들을 가지고 시작하자. 식 (6.5b)를 풀 때 수식을 간략화하기 위해 그림 6.5(a)에서 보여지듯이 좌표계의 원점을 공핍영역의 n형끝으로 이동시키는 것이 편리하다. 이동된 x'-좌표의 항에서 우리는

□□□□□□□□□□□□□□□□□

†FN와 FP가 공핍영역에 걸쳐서 대략 일정하다는 가정은 공핍영역 안에서 JN≅0와 JP≅0라는 가정과 등가이다.(식 3.76을 보아라.) JN=0과 JP=0 가정은 5.1.4절에서 Vbi유도에 병행하는 공핍끝 경계조건의 또 다른 유도에서 사용된다. 일정한 준페르미 가정과 같이, 어떤 책에서의 서술과 반대로 JN=0과 JP=0 가정의 간단하고 적절한 정당화는 없다.

식 (6.19)

을 경계조건

식 (6.20a)

식 (6.20b)

에 따라 풀어야 한다.

식 (6.19)는 표 3.2에 나타난 특별한 확산방정식 중의 하나이다. 일반해(표 3.2에서 해 No. 1)는

식 (6.21)

여기서

식 (6.22)

그림 6.5  (a) x'-좌표계와 (b) x"-좌표계의 도식적 정의

x'→∞ 따라 exp(x'/Lp)→∞ 때문에, 식 (6.20a) 경계조건이 만족될 수 있는 유일한 방법은 A2가 0이 되는 것이다. A2=0일 때, 식 (6.20b) 경계조건을 적용하면 A1=∆pn(x'=0)된다. 그러므로 우리는

식 (6.23)

와

식 (6.24)

라는 결론을 맺는다.

그림 6.5(b)에서 정의된 x"-좌표에 대해 접합의 준중성 p형쪽에서 유사한 해

식 (6.25)

와

식 (6.26)

을 얻는다.

남는 일은 공핍영역끝에서 식 (6.24)와 (6.26)을 계산하고 그 결과를 합하여 A를 곱하는 것이다. 우리는

식 (6.27a)

식 (6.27b)

와

식 (6.28)

또는

식 (6.29)

식 (6.30)

을 정의한다. 식 (6.29)는 이상적 다이오드방정식이다. 그것은 때때로 Shockley방정식으로 언급된다.

6.1.4 결과의 고찰

이 시점에서 잠시 멈추고 유도의 최종결과와 중간결과를 고찰하는 것은 값진 일이다. pn접합 다이오드 동작에 대한 더 깊은 통찰력을 얻는 동시에 결과들에 더 익숙해지기를 희망한다. 유도과정을 거슬러 올라가 이상적 다이오드방정식과 관련된 포화전류를 조사한다. 그 다음으로 다이오드만의 캐리어전류와 캐리어농도를 조사한다. 토의를 보충하기 위해 여러 가지의 예제가 주어질 것이다.

이상적 I-V

예측된 I-V특성의 주요 모습이 그림 6.6에 요약되어 있다. 수 kT/q보다 큰 역방향 바이어스에 대해 이상적 다이오드방정식에서 상온에서는 십분의 수 전압인 지수적 전압항목은 무시되고, I→-Io이다. 이상적 다이오드이론에 따라 이 포화전류는 무제한 크기의 역방향 전압에 대해 관찰된다. 수 kT/q보다 큰 순방향 바이어스에 대해 지수적 항목이 우월하고 I→Ioexp(qVA/kT)이다. 예측된 지수적 의존성을 나타내며 순방향 바이어스 특성은 그림 6.6(b)에 나타난 것과 같이 세미로그 눈금으로 그려진다.

식 (6.31)

때문에 이상적 이론은 q/kT의 선형지역 기울기와 ln(Io)의 외삽된 삽입을 갖는 VA＞0 세미로그 그래프를 예측한다.

그림 6.6 이상적 다이오드 I-V 특성들: (a) 주요 모습을 나타내는 선형도: (b) 순방향 바이어스 세미로그도

포화전류

두 개의 중요한 관찰이 포화전류에 대해 이루어질 수 있다. 첫째, Io의 크기는 다이오드를 제작하기 위해 사용되는 반도체에 따른 많은 차수의 크기에 의해 변할 수 있다. 이런 강한 재료의존성은 Io 표현에서 ni2요소를 통해 나타난다. 상온에서 Ge의 ni≅1013/cm3 반면에 Si의 ni≅1010/cm3이다. 그래서 Ge 다이오드는 비교할만한 Si 다이오드보다 약 106배 큰 역방향 바이어스 포화전류를 보일 것으로 기대된다.

두 번째 관찰은 비대칭적으로 도핑된 접합에 관한 것이다. Io 표현은 접합의 p형과 n형에서 각각 도핑에 따라 반비례적으로 변하는 두 개의 항목을 갖는다. 서술된 도핑의존성 때문에 p+-n과 n+-p 접합의 짙게 도핑된 쪽과 관련된 항은 무시된다; 즉,

식 (6.32a)

와

식 (6.32b)

본질적으로, 다이오드 I-V특성을 찾을 때 접합의 얕게 도핑된 쪽만을 고려해야 한다. 또한, 공핍폭과 다른 정전변수를 계산할 때 비대칭적 접합의 짙게 도핑된 쪽을 거의 무시할 수 있다는 것을 알 수 있다. 이런 비슷한 결론들은, 일반적으로, 비대칭적 접합의 짙게 도핑된 쪽은 접합의 전기적 특성을 결정할 때 무시될 수 있다는 것을 제안한다. 비대칭적 접합이 문제에서 또는 해석의 처음에서 연구되면 짙게 도핑된 쪽이 문제 또는 해석을 완성하는 데 무시되어야 한다는 것을 이해해야 한다.

비대칭적 접합의 짙게 도핑된 쪽으로부터 전류기여도는 무시할 수 있다는 것은 우연적이라고 말할 수 있다. 대부분 실제 다이오드에서 p+형 또는 n+형쪽 도핑은 축퇴된다. 짙게 도핑된 쪽으로부터 전류기여도가 중요했다면 실험과의 비교는 축퇴된 도핑을 설명하기 위한 이상적 다이오드이론의 수정을 필요로 할 것이다.

예 제 6.1

문제 : 상온에서 두 개의 이상적 p+-n 계단형 접합 다이오드는 ND1=1015/cm3, ND2=1016/cm3을제외하고는 동일하다. 두 다이오드의 I-V특성을 비교하여라; 하나의 축에 두 특성을 나타내어라.

풀이 : p+-n 다이오드에 대해

식

또는

식

R-G 중앙농도가 두 개의 다이오드에서 동일한 것으로 여겨지기 때문에 [eqn: tau _p1 = tau _p2]. 또한, 반도체재료가 문제에서 언급되지 않았지만 대부분 재료에서 ND=1015/cm3와 ND=1016/cm3 사이의 작은 차이만이 있다(그림 3.5를 보아라). 그래서

식

모든 인가된 전압에 대해 다이오드 1 전류는 다이오드 2 전류보다 약 10배 정도 크다(그림 E6.1을 보아라).

그림 E6.1

예 제 6.2

문제 : 이상적 Si p+-n 계단형 접합 다이오드는 300K에서 유지된다. 다이오드는 단면적 A= 10-4cm2와 [eqn: tau _p =10^-6]sec을 갖는다. 예제 3.1에서 소개된 정공이동도에 대한 실험적 관계를 이용하여 다이오드의 이상적 I-V 특성을 계산하고 그리는 MATLAB 프로그램을 작성하여라. n형쪽 도우너 도핑은 입력변수로 고려되어질 수 있다. MATLAB axis함수를 [-1, 0.2, -2*Io, 5*Io]로 고정시켜 선형그래프를 사용하여라. 단, Io는 역방향 바이어스 포화전류이다. 이상적 다이오드 특성이 반도체도핑의 함수로서 어떻게 변하는 가를 조사하기 위해 여러분의 프로그램을 사용하여라.

풀이 : 다음의 프로그램은 다수의 도핑입력들을 다루기 위해 씌여졌다. 대괄호에 여러분의 입력  을 넣고 “ND=  ”에 대응하는 공란에 의해 분리된 원하는 도핑값을 간단히 타이프하여라. 샘플 그래프(그림 E6.2)는 예제 6.1에서 알려진 같은 일반적 도핑의존성을 보인다. 그러나, 프로그램에 의해 Command창으로 보내지는 수치 Io값을 관찰한다면, 높이 가정된 도핑 때문에 생긴 현저한 이동도의존성을 발견한다. 사용자는 계산된 포화전류가 매우 작다는 사실을 알아야 한다.

MATLAB program

그림 E6.2

캐리어 전류

캐리어 전류밀도와 총 전류밀도의 그래프의 예가 순방향 바이어스된 다이오드 안에서 위치의 함수로서 그림 6.7에 나타나 있다. 역방향 바이어스 그래프는 모든 전류밀도가 음이라는 것을 제외하고는 본질적으로 동일하다. 그림 6.7 그래프의 성립 단계들은 다음과 같다: 식 (6.24)와 (6.26)을 살펴보면 준중성 영역에서 소수캐리어 전류밀도가 공핍영역 끝에서부터 지수적으로 감쇠한다고 결론짓는다. 공핍영역 안에서 식 (6.8)에서 JN과 JP는 각각의 공핍경계값에서 도출한 상수이다. 공핍영역에서 총 전류밀도는 JN과 JP의 단지 도식적 합이다. 총 전류밀도는 다이오드안의 모든 곳에서 일정하기 때문에 공핍영역에 대해 유도된 값은 다이오드 전체로 확장될 수 있다. 마지막으로, 준중성 영역에서 다수캐리어 전류밀도는 총 전류밀도에서 소수캐리어 전류밀도를 도식적으로 빼는 것에 의해 얻어진다.

그림 6.7의 성립은 다이오드안의 모든 곳에서 전류밀도를 유도하는 데 이용할 수 있는 충분한 정보가 있다는 것을 보인다. 또한, 그래프는 JN(x)과 JP(x) 해들의 성질을 가시화하는 데 도움을 준다. 해의 일반적 형태는 정성적 유도의 끝에서 얻어진 관찰과 일치한다. 공핍영역을 걸쳐서 전자들과 정공들 모두 전류에 기여하는 반면에, 정공전류는 디바이스의 p형쪽에서 접합으로부터 먼 곳에서 우월하고 전자전류는 디바이스의 n형쪽에서 접합으로부터 먼 곳에서 우월하다.

그림 6.7 순방향 바이어스된 pn접합 다이오드 안에서 위치에 따른 캐리어 전류밀도와 총 전류밀도

캐리어 농도

식 (6.23)과 (6.25)는 준중성 영역에서 소수캐리어 농도의 평형으로부터 이탈을 설명한다. 이 해로부터 우리는 순방향 바이어스가 각각의 평형상태 값위로 캐리어농도를 증가시키고 역방향 바이어스는 평형상태 값아래로 캐리어농도를 감소시킨다. 다른 경우로, 공핍영역의 끝에서부터 나아감에 따라 교란은 지수적으로 감쇠한다. 또한, 수 확산길이 뒤에서 교란은 효과적으로 사라지고 소수캐리어 농도는 그들의 평형값에 근접한다; 즉, 인가된 전압에 관계없이 x→-∞일 때 np→npo=ni2/NA, x→+∞일 때 pn→pno=ni2/ND이다. 준중성 영역에서 저준위 주입이 우세하다고 가정되기 때문에 이 영역에서 다수캐리어농도가 모든 곳에서 인가된 바이어스에 관계없이 그들의 평형상태 값과 대략 같다고 주장할 수 있다. 이전의 정보를 이용한 순방향과 역방향 바이어스의 캐리어농도의 그래프가 그림 6.8에 나타나 있다. 캐리어농도가 로그 눈금으로 그려졌기 때문에 ∆np와 ∆pn의 지수적 감쇠가 순방향 바이어스 그래프의 직선처럼 나타난다는 사실에 주의하자.

순방향 바이어스에서 다수캐리어는 포텐셜 언덕너머 접합의 다른 쪽으로 많이 주입된다. 접합의 다른 쪽에서 주입된 캐리어들은 소수캐리어가 되고 영역쪽으로 깊게 확산하고자함에 따라 재결합에 의해 점진적으로 제거된다.(상황과 해는 3장에서 고려된 샘플문제 No. 2와 거의 동일하다.) 그림 6.8(a)에 나타난 결과는 공핍영역의 끝에 바로 근접한 준중성 영역에서 소수캐리어의 생성이다. 공핍영역에 근접한 과잉 소수캐리어의 생성은 순방향 바이어스 결과이고 이것은 다음 해석에서 중요하다고 증명될 것이다.

역방향 바이어스에서 공핍영역은 그림 6.8(b)에 나타난 근접 준중성 영역으로부터 캐리어를 배출하는 소수캐리어에 대한 “sink”처럼 움직인다. 단지 수 kT/q의 역방향 바이어스가 공핍영역의 끝에서 소수캐리어 농도를 0으로 감소한다. 더 큰 역방향 바이어스는 캐리어분포에 거의 영향을 미치지 않는다.(이것은 공핍영역 끝에서 캐리어분포의 기울기에 직접 연관된 전류가 수 kT/q보다 큰 인가된 바이어스에 대해 포화된다는 사실과 일치한다.) 전체적으로, 역방향 바이어스는 공핍영역의 근접지역에서 상대적으로 소수캐리어가 약간 부족하도록 만든다.

그림 6.8 (a) 순방향 바이어스와 (b) 역방향 바이어스에서 pn접합 다이오드안의 캐리어농도. 빗금친 부분은 과잉 소수캐리어를 나타낸다. (b)는 선형그래프인 반면에 (a)는 세미로그 그래프라는 것에 주의하자. NA＞ND는 샘플 그래프를 그리는 데 가정된다.

예 제 6.3

문제 : 그림 E6.3은 상온에서 유지되는 pn접합 다이오드안의 접합상태 캐리어농도의 크기를 나타낸 그래프이다.

(a) 다이오드는 순방향인가 역방향인가? 그 이유를 설명하여라.

(b) 다이오드의 준중성 영역에서 저준위 주입상태가 우세한가?

(c) 인가된 전압 VA를 결정하여라.

(d) 정공 확산길이 Lp를 결정하여라.

그림 E6.3

풀이 : (a) 다이오드는 순방향 바이어스이다. 공핍영역의 끝에서 소수캐리어의 과잉(∆np＞0와 ∆pn＞0)이 존재한다.

(b) 저준위 주입상태가 우세하다. 준중성 영역안의 모든 곳에서 ∆pn≪np와 ∆np≪pp.

(c) VA를 결정하기 위해 공핍끝 경계조건이나 “접합의 법칙”을 사용할 수 있다. 특히, VA에 대한 식 (6.12)를 풀면

식

공핍영역의 n형끝에서 VA표현을 계산하고 x→±∞따라 np→ni2를 알면 우리는

식

을 계산할 수 있다.

(d) 식 (6.23)은

식

으로 다시 나타낼 수 있다. 공핍영역끝의 근접지역에서 ∆pn≅pn

식

또는

식

와

식

예 제 6.4

수 kT/q보다 큰 역방향 바이어스될 때, 다이오드 안에서 흐르는 전류는 공핍영역으로 움직여 접합의 다른 쪽으로 이동하는 초당 소수캐리어의 수에 q를 곱한 것과 같다. 정상상태에서 접합의 p형과 n형쪽으로부터 초당 나오는 소수캐리어의 수는 준중성 영역에서 초당 생성되는 소수캐리어의 수와 정확히 같아야만 한다. 다시 말해, 역방향 바이어스 포화전류는 Io가 초당 생성되는 소수캐리어의 수에 q를 곱한 것과 같게되면서 준중성에서 소수캐리어 생성으로부터 발생하는 것처럼 보일 수도 있다.

문제: 준중성 영역에서 실제적인 역방향 바이어스 캐리어분포는 그림 E6.4에 나타난 것처럼 둥그스름한 분포에 의해 근사화된다. 모든 소수캐리어는 소수캐리어 확산길이를 공핍영역의 다른 쪽으로 감소되는 것으로 여겨진다. 준중성 영역에서 저준위 주입이 우세하다는 것을 기억하고, 문제 앞부분을 참고하여 근사분포에 기초를 둔 역방향 바이어스 포화전류에 대한 표현을 유도하여라.

그림 E6.4

풀이 : 근사화 분포에 기초를 둔 단위 체적당, 단위 초당 캐리어생성은

식

과

식

이다. 생성은 접합의 p형과 n형쪽의 ALN과 ALP의 공간에서 각각 발생된다. 그래서

식

일반적인 Io 표현을 얻는다!

지수적 분포를 한 감쇠길이(두 분포에 의해 둘러싸여진 같은 지역) 너머까지 확장된 사각형분포로 대체시키는 이 문제에서 소개된 근사화는 종종 유용한 해석적 방법이 된다

6.2 이상값과의 차이

이상적 다이오드방정식을 유도하는 데는 많은 가정들이 필요하다. 어떤 가정들은 앞의 정당화없이 만들어진다. 그러므로 실험적 I-V 특성의 주의깊은 검사는 차이를 나타낼 것이라고 기대하는 것은 바람직하다. 여기서 먼저 이상화와 주요 차이를 확인하기 위해 실험과 이론을 비교한다. 계속해서 특이한 차이를 다루어 원인을 밝혀내고 이상적 이론에 필요한 수정을 제공한다. 순환접근법-간단한 이론의 정립, 실험과 이론을 비교, 이론의 수정, 실험과 수정된 이론의 비교 등등-은 복잡한 성질의 실제적 문제를 다루는 데 있어서 일반적인 공학적, 과학적 수행방법이다.

6.2.1 이상적 이론대 실험

상온에서 유지되는 Si 다이오드로부터 유도된 I-V 특성이 그림 6.9에 0.1㎂/눈금 선형-척도 그래프로 나타나 있다. 대부분 특성은 이론적 기대와 일치하는 형태를 보이고 있다. 순방향 전류는 인가된 전압의 빠른 상승함수이고 역방향 전류는 측정된 전압범위의 대부분에 대해 매우 작다. 그러나, 이상적 이론에 의해 모델링되지 않은 명확한 한 모습이 있다: 역방향 전압이 어떤 값을 넘을 때 큰 역방향 바이어스 전류가 흐른다. 이 현상은 항복으로 불리어진다. 비록 항복이 발생하는 전압이 크기에서 많은 차이가 있어도, 그 현상은 모든 pn접합 다이오드에 대해 일반적이다. 항복은 이상화로부터 주요 차이를 만들며 6.2.2절에서 소개된다.

또 다른 차이가 있는 지 결정하기 위해, I-V 결과를 더욱 자세히 관찰할 필요가 있다. 그림 6.9 디바이스로부터 순방향 바이어스 결과의 세미로그 그래프가 그림 6.10(a)에 나타나 있다. 역방향 바이어스 결과는 50pA/눈금의 확장된 전류척도를 사용하여 그림 6.10(b)에 나타나 있다. 두 그래프의 결과는 HP4145B 반도체 변수해석기를 사용하여 얻어졌다. 매우 작은 역방향 바이어스 전류에서의 현저한 변동은 디바이스와 측정시스템에 본래 존재하는 노이즈에 의한 것이다.

그림 6.10(a) 순방향 바이어스 결과를 조사해 보면, 곡선이 0.35V와 0.7V 사이의 인가된 전압에 대해 예측된 q/kT 기울기를 보인다는 것을 알 수 있다. 그러나, 앞의 전압범위 밖에서 명확한 차이가 있다. 0.7V보다 큰 순방향 바이어스에서 기울기는 급하게 감소하여 “기울기가 0인 특성을 보인다.” 다소 예측된 이 차이는 VA→Vbi때 디바이스에서 흐르는 전류의 고준위에 관련되며 6.2.4절에서 다루어진다.

0.35V 아래의 전압에 대해 전류수준은 아주 작고 그 차이는 명백히 다른 원인에 의해서이다. 또한, 관찰된 전류는 예측된 값보다 크고 특성 기울기가 q/2kT에 근접한다. 이런 사실들은 이상적 다이오드방정식의 유도과정에서 간과되거나 무시되어진 전류요소를 관찰해야 된다는 사실을 보여주고 있다. 이런 의심은 역방향 바이어스 결과의 조사에 의해 더욱 깊어진다. 디바이스는 VA=-5V에서 관찰되는 역방향 전류보다 크기에서 수 천배 작은 Io≅10-14A를 갖는다. 또한, 그림 6.10(b) 특성은 이상적 이론에 의해 예측된 것과 같이 포화되지 않는다. 전류는 증가하는 역방향 바이어스에 따라 계속적으로 증가한다. 6.2.3절에서 증명되는 것과 같이, 역방향 바이어스와 작은 순방향 바이어스 차이는 공핍영역에서 캐리어 재결합-생성으로부터 생기는 추가된 전류에 의해서 일어난다. 캐리어 R-G는 이상적 다이오드방정식을 유도하는 과정에서 공핍영역에 걸쳐서 무시되는 것으로 가정된다.

그림 6.9 상온에서 상업적으로 사용할 수 있는 Si pn접합 다이오드로부터 유도된 측정된 I-V 특성의 선형도. 그래프는 다이오드 특성의 대략적인 계산을 가능하게 한다. 순방향에서 역방향 바이어스로 갈 때 전압척도에서의 변화에 주의하자.

비록 모습에 대한 자세한 설명이 디바이스마다 변하고 다른 비이상성이 나타난다고 하여도, 그림 6.9와 6.10에 나타난 결과는 상온에서 유지되는 상업적으로 사용할 수 있는 Si pn접합 다이오드의 측정된 I-V 특성의 표현이다. 유사한 특성이 GaAs 다이오드에 의해 나타난다. 반면에, 상온에서 유지되는 Ge 다이오드와 상승된 온도에서 동작되는 Si 다이오드는 특히 포화 역방향 바이어스 특성을 보이며 이상화에 더욱 근접한 것으로 종종 발견된다. 이런 차이에 대한 설명은 R-G 전류토의에 포함된다.

그림 6.10 상온에서 상업적으로 사용할 수 있는 Si pn접합 다이오드로부터 유도된 측정된 I-V 특성의 세부도. 그림 6.9와 6.10 특성들은 같은 디바이스로부터 얻어진다. (a) 전압에 대한 순방향 바이어스 전류의 세미로그도. (b) 전압에 대한 역방향 바이어스 전류의 확장된 척도그래프

6.2.2 역방향 바이어스 항복

비록 “항복”으로서 서술되지만, 역방향 전압이 어떤 값보다 크게 될 때 흐르는 큰 역방향 전류는 완전히 가역적인 과정이다. 즉, 항복은 다이오드에 손상을 입히지 않는다. 물론, 전류는 과도한 가열을 피하기위해 제한되어야 한다. 전류가 무한히 증가하는 역방향 전압의 절대값은 항복전압으로 알려져 있고 VBR로 주어진다. 실질적인 VBR 측정은 전형적으로 전류가 1㎂ 또는 1㎃와 같은 미리 선택된 값을 초과하는 전압을 인용한다. 평면(1차원) p+-n과 n+-p 계단형접합 다이오드의 예측된 항복전압은 축퇴되지 않은 쪽의 도핑함수로서 선택된 반도체에 대해 그림 6.11에 나타나 있다. 주어진 도핑에서, VBR은 다이오드를 만들기위해 사용된 반도체의 대역간극에 따라 증가하는 경향이 있다. 접합에서 얕게 도핑된 쪽에서의 도핑은 수 볼트에서 천 볼트이상까지 VBR을 변화시키기 위해 사용될 수 있다. 그림 6.11에서 접선위의 도핑의존성은 대략

식 (6.33)

에 의해 서술되며 여기서 NB는 접합의 얕게 도핑된 쪽에서의 도핑이라는 것에 주의하자.

그림 6.11 평면  p+-n과 n+-p 계단형접합 Ge, Si, GaAs 다이오드에서 축퇴되지 않은 쪽의 도핑함수로서의 항복전압. 애벌랜치는 점선위의 도핑에 대한 주요한 항복과정이다. T=300K.

이론적에서, 항복은 이상적 다이오드방정식의 유도에서 가정의 실패와 직접적으로 관련된다. 사실 두 개의 “다른 과정들”-애벌랜칭과 Zener 과정-은 항복전류를 만들 수 있다. 애벌랜치는 전형적으로 중요한 과정이고 Zener 과정은 접합의 양쪽이 짙게 도핑될 때만 중요하게 된다. 다음에서, 두 과정의 물리적 성질을 연구하고 특징적인 현상에 대해서 알아보겠다.

애벌랜칭

애벌랜칭 현상은 물리적으로 서술할 때, VA가 상대적으로 매우 작고 항복전압에 못 미치는 역방향 바이어스 다이오드를 고려해야 한다. 이상적으로, 다이오드에서 흐르는 역방향 전류는 공핍영역으로 무질서하게 들어가서 접합의 한쪽에서 다른 쪽으로의 전기장에 의해 가속되는 소수캐리어에 기인한다. 공핍영역을 가로지르는 데 있어서 캐리어의 가속은 연속적이지 않고 그림 6.12(a)에서 보여지듯이 반도체 격자와의 에너지감소 충돌에 의해 방해받는다. 충돌사이의 평균자유경로는 ～10-6cm이고, 매체공핍폭은 ～10-4cm이기 때문에 캐리어는 공핍영역을 가로지르는 데 수 십에서 수 천번의 충돌을 경험할 수 있다. 그래서 작게 인가된 역방향 바이어스에서 충돌당 캐리어에 의한 에너지감소는 상대적으로 작다. 격자에 전달되는 에너지는 간단히 격자진동을 유발한다-즉시 사라지는 부분적인 가열이 존재한다.

증가하는 역방향 바이어스에 따라 충돌당 반도체 격자에 전달되는 에너지의 양은 체계적으로 증가한다. 항복전압에 근접할 때 충돌당 전달되는 에너지는 반도체 원자를 이온화시키기에 충분하게 된다. “이온화”란 충돌이 원자로부터 가전자전자를 자유롭게 하거나 전자가 가전자대역으로부터 전도대역으로 점프하게 해서 전자-정공쌍을 만드는 것을 의미한다. 충돌이온화로 불리우는 이 현상은 그림 3.15(f)에서 나타내었다. 충돌이온화에 의해 추가된 캐리어들은 즉시 공핍영역에서의 전기장에 의해 가속된다. 결과적으로, 그들과 원래의 캐리어들은 추가적인 충돌을 만들고 그림 6.12(b)에서 나타나듯이 더욱 많은 캐리어들을 생성한다. 그 결과는 산허리에서 눈의 애벌랜치와 매우 비슷한 캐리어들의 눈덩이형성이다. 항복전압에서 캐리어형성과 역방향전류는 효과적으로 무한히 커진다. 두 개의 명확한 설명이 앞의 토의와 애벌랜칭에 대해서 존재한다. 첫째, 그림 6.12(b) 에너지대역도는 현실적으로 자세하게 그려질 수 없다. 예를 들어, 항복전압이 100V라면, p형쪽과 n형쪽 페르미준위 사이의 거리가 Ec-Ev 대역간극거리의 약 100배가 되어야 할 것이다. 두 번째, 항복전압이 VA=-VBR에서 급하게 일어나지 않는다는 사실을 이해하는 것이 중요하다. 역방향 바이어스 특성이 그림 6.10(b)에서처럼 주의깊게 검사될 때, 항복에 대해 경사접근을 보이고 있음이 발견된다. 항복에 이르기전 수 볼트에서의 상당한 캐리어증가와 항복에 못 미치는 전압에서의 어떤 캐리어증가가 존재한다. 그 이유는 충돌사이의 거리가 평균값에 대해 통계적으로 분포된 임의변수이기 때문이다. 그래서 캐리어들은 항복에 못 미치는 전압에서 이온화충돌을 할 수 있는 충분한 에너지를 때때로 가질 수 있다. 항복보다 수 볼트 아래에서 충돌이온화를 갖기위한 충분한 에너지를 얻는 캐리어의 수는 매우 크게 된다. 캐리어증가와 관련된 전류증가는 증가요소 M을 소개함으로써 모델링된다. Ic가 캐리어 증가없는 전류라 하면

식 (6.34)

실험결과에 대한 경험적 적합성은

식 (6.35)

를 만드는 데, 여기서 m은 다이오드를 만들기위해 사용되는 반도체에 따라 3과 6 사이의 값을 취한다. 증가요소는 캐리어증가와 애벌랜칭을 설명하기위한 이상적 다이오드 방정식을 옳게 고치기위해 사용될 수 있다.

그림 6.12 (a) □VA□≪VBR과 (b) □VA□→VBR때 역방향 바이어스된 pn접합 다이오드의 공핍영역안의 캐리어 움직임. 충돌이온화에 의한 캐리어증가와 그로 인한 애벌랜치가 (b)에서 나타나 있다.

다음으로 항복소개에서 알려진 VBR 의존성을 설명하겠다. 애벌랜칭의 정성적 서술로부터 격자분산 평균자유경로를 움직이는 데 캐리어가 이온화에 필요한 에너지를 얻을 때 항복이 일어난다고 결론지어진다. 이것은 접합도핑에 독립적이다. 그러나, 주어진 거리에 대한 특정한 에너지이득은 특정한 전기장에 대응한다. 다시 말해, 공핍영역에서의 전기장이 접합도핑에 독립적인 어떤 임계값 ECR에 도달할 때 항복은 발생한다.

계단형 접합을 고려하고 식 (5.35)와 (5.37)을 이용하여 x=0에서 전기장을 계산하면, 우리는

식 (6.36)

을 발견한다. 다음, 앞의 표현을 제곱하고 Vbi-VA→Vbi＋VBR≅VBR일 때 E(0)→ECR이라는 사실을 이용하면

식 (6.37)

을 얻는다. ECR이 도핑에 독립적이기 때문에, 식 (6.37)의 우변은 도핑에 독립적임에 틀림없다. 식 (6.37)의 우변은

식 (6.38)

또는 비대칭적으로 도핑된 접합에 대해

식 (6.39)

라면 도핑에 독립적일 것이다. 식 (6.39) 결과는 실험적으로 관찰된 것과같이 정확하지는 않지만 위에서 가정한 근사화에 근접한다.

VBR 대역간극(또는 반도체) 의존성을 고려하면, 격자분산 평균자유경로를 움직이는 데 캐리어가 이온화에 필요한 에너지를 얻을 때 항복이 일어난다는 사실을 다시 한 번 알 수 있다. 필요로 하는 이온화에너지는 증가하는 EG에 따라 명백히 증가하지만 평균자유경로는 그림 6.11에서 언급된 반도체에 대해서만 변하는 것으로 발견된다. 그래서, 그림 6.11과 일치하며 항복전압은 Ge에서 Si로, Si에서 GaAs로 감에 따라 증가하는 것으로 기대된다.

추가로 한 가지의 의존성이 더 언급되어져야 한다. 애벌랜칭에 의한 VBR은 온도가 상승함에 따라 증가하는 것으로 발견된다. 3.1.3절에서 이동도에 관해 나타났듯이, 격자분산은 온도상승에 따라 증가한다. 증가된 격자분산은 더욱 작은 평균자유경로, 애벌랜칭에 대한 더 큰 임계전기장, 더 높은 항복전압을 의미한다.

마지막으로, 평면 계단형접합 다이오드에 대해서 알아보자. 또한, 마스크를 통한 확산이나 이온주입에 의해 형성된 계단형접합 다이오드는 언제나 경사진 비평면 끝을 갖는다. 주어진 인가전압에 대해 전기장은 디바이스의 평면보다 비평면지역에서 크다. 그러므로 항복은 다이오드의 VBR를 낮추며 비평면 지역에서 곧 발생한다. 이 “곡면” 효과는 접합의 깊이가 감소함에 따라 더욱 명확하게 된다. 특별한 경계수정이 그 효과를 최소화하기 위해 개발되었다.

(c) 예 제 6.5

문제 : m=3과 m=6때 □VA□/VBR에 대한 증가요소(M)의 그래프를 계산하여 그려라. 역방향전류 그래프가 얻어지도록 축의 방향을 정하여라; 즉, 아래로 증가하는 M과 왼쪽으로 증가하는 □VA□/VBR를 그려라. 그려진 결과에 대해 토의하라.

풀이 : 컴퓨터 프로그램 내용과 그래프(그림 E6.5)는 다음과 같다. MATLAB을 사용하면 -□VA□/VBR에 대한 -M을 그림으로써 원하는 축방향을 얻을 수 있다. 그래프는 그림 6.10(b)의 왼쪽편과 매우 비슷하다고 알려져 있다. 전류에서의 2배 증가는 m=3과 m=6에 대해 각각 VBR의 80%와 90%보다 작은 인가된 전압에 대해 예측된다. m=3일 때 0.45VBR에서, m=6일 때 0.65VBR에서 ～10%(M=1.1)의 캐리어향상이 존재한다.

MATLAB program

그림 E6.5

Zener 과정

Zener 과정은 역방향 바이어스 다이오드에서 “터널링”의 발생에 붙여진 이름이다. 터널링은 우리가 처음 마주치게 되는 순수한 양자역학적 현상이다. 터널링의 일반적 성질과 기본적 모습은 그림 6.13의 도움으로 이해될 수 있다. 그림에서의 입자는 포텐셜 에너지장벽의 왼쪽편에 위치한 것으로 여긴다. 장벽의 높이는 입자의 운동에너지보다 크다고 가정된다. 고전적으로, 전자와 같은 입자가 장벽의 다른 편으로 움직일 수 있는 유일한 방법은 추가적인 에너지를 얻어 장벽꼭대기를 넘는 것이다. 양자역학적으로, 터널링은 포텐셜 에너지장벽을 “통해서” 가는 것이다. 입자에너지는 그 과정중 일정하게 유지되는 사실이 강조되어야 한다. 또한(양자역학적으로) 입자와 장벽은 어떤 경우든 손상되지 않는다.

터널링이 발생하기위해 필요한 두 가지 중요한 조건이 있다.

(1) 같은 에너지에서 장벽의 한쪽편은 채워진 상태이고 다른 쪽편은 비어있는 상태이어야 한다.       터널링은 허락된 상태가 없는 지역으로는 일어나지 않는다.

(2) 그림에서 포텐셜 에너지장벽의 폭 d는 매우 얇아야 된다. 양자역학적 터널링은 d＜100Å=        10-6cm일 때만 중요하게 된다.

그림 6.14 역방향 바이어스된 pn접합 다이오드에서 터널링의 표현

역방향 바이어스된 pn접합 다이오드에서의 터널링인 Zener 과정의 표현이 그림 6.14에 나타나 있다. 터널링을 하는 입자들은 접합의 p형쪽에서의 가전자대역 전자들이다. 접합의 p형쪽으로 이 전자들을 한정하는 포텐셜 에너지장벽은 그림에 나타나있다. 접합의 n형쪽의 전도대역에서 같은 에너지에서 전자들이 장벽을 통과하여 비어있는 상태로 갈 때 터널링이 발생한다. 역방향 바이어스가 커짐에 따라 p형쪽의 채워진 가전자상태의 전자들이 n형쪽 반대편 빈 전도대역에 더욱 많이 놓여 역방향 바이어스에서 터널링전류는 더욱 커진다.

터널링이 중요하기 위해서는 pn접합 다이오드의 경우에 공핍폭인 장벽두께는 ＜10-6cm이어야 한다. 그림 E5.3을 참고하면 10-6cm보다 작은 Si 다이오드 공핍폭은 접합의 “얕게” 도핑된 쪽에서 1017/cm3보다 많이 도핑되는 것을 필요로 한다. 그래서 Zener 과정은 접합의 양쪽편에서 짙게 도핑된 다이오드에서만 중요하다. 다이오드의 항복전압은 작다. Zener 과정은 VBR＜6EG/q(300K, Si에서 ～6.7V)인 다이오드에서 항복전류에 중요한 역할을 하고 VBR＜4EG/q(300K, Si에서 ～4.5V)인 다이오드에서 우월하다.

두 개의 실험적 관찰은 애벌랜칭과 Zener 과정 항복을 구별하는 데 사용될 수 있다. 첫째, 애벌랜칭과 관련된 VBR은 증가하는 T에 따라 증가하는 반면에, Zener 과정이 우월하면 VBR은 증가하는 T에 따라 감소한다. 둘째, Zener 과정과 관련된 항복특성은 매우 “부드럽다”. 상대적으로 대충 관찰해보아도 전류는 매우 느리게 무한대로 접근한다.

역사적으로, Zener 과정은 역방향 바이어스 항복을 설명하기위해 처음 제안되었다. 항복특성을 사용하기위해 특히 제조된 모든 다이오드가 Zener 다이오드로서 알려졌다. 6EG/q보다 큰 항복전압을 갖는 다이오드가 애벌랜치 다이오드라고 할지라도, 그 이름은 항복특성을 이용하는 모든 다이오드에 계속 적용된다.

6.2.3 R-G 전류

이론과 실험을 비교하는 데 있어서, 이상적 다이오드 이론에 의해 예측된 것보다 큰 전류가 상온에서의 Si 다이오드에서 작은 순방향 바이어스와 모든 역방향 바이어스에서 존재하는 것으로 발견됐다. 관찰되는 “여분의” 전류는 열적 캐리어 재결합으로부터 발생한다.－즉, 이상적 다이오드 방정식의 유도과정에서는 무시되는 것으로 가정한 공핍영역에서의 생성. 공핍영역에서 열적 R-G가 어떻게 추가적인 전류요소를 만드는가는 그림 6.15의 도움으로 이해될 수 있다. 처음으로 그림 6.15(a)에서 모델링되는 역방향 바이어스 경우를 고려한다. 모든 정량적 해석들과 이상적 다이오드 방정식의 정성적 유도에서조차 접합의 양쪽편으로부터 공핍영역으로 움직이는 소수캐리어를 역방향 전류와 관련시켰다. 그러나, 공핍영역에서 캐리어농도는 그 영역 전체에서 전자들과 정공들의 열적생성을 이끌며 그들의 평형상태값 아래로 감소된다†. 공핍영역의 큰 전기장은 만들어진 캐리어들을 준중성영역으로 빠르게 움직여 역방향 전류에 추가시킨다. 순방향 바이어스는 공핍영역의 캐리어농도를 평형상태의 값이상으로 증가시켜 그 영역에서 캐리어 재결합을 만든다. 그림 6.15(b)에서 보여지 듯이, 전위언덕을 넘지 못하는 캐리어로부터 생성되는 추가된 최종 순방향 전류가 공핍영역의 R-G중심에서 재결합에 의하여 부분적으로 제거됨을 효과적으로 보여줄 수 있다.

공핍영역의 열적 재결합-생성으로부터 발생하는 추가된 전류 IR-G에 대한 정량적 표현을 나타내기 위해 순수한 R-G 비율은 정상상태에서의 전자들과 정공들에 대해 같다. 또한, 단위 초당 공핍영역에서 생성되거나 파괴되는 모든 전자-정공쌍에 대해 단위 초당 하나의 전자가 다이오드 접촉으로 또는 접촉밖으로 움직인다. 단위 초당 공핍영역 전체에서 생성되고 파괴되는 전자들이나 정공들을 합하고 q를 곱하면 디바이스에서 흐르는 추가된 전류의 크기가 나온다.

□□□□□□□□□□□□□□□□□□

† 이 책에서 공핍영역의 사용은 혼동을 초래한다. 공핍영역에서 캐리어농도는 0이거나 그들의 평형상태값보다 작아지는 것이 아니라 주위의 도핑농도에 비해 작다는 사실을 알아야 한다.

그림 6.15 R-G전류. 공핍영역에서 (a) 역방향 바이어스 생성과 (b) 순방향 바이어스 재결합으로 인한 추가전류의 도식화

앞의 내용과 전류극성에 대한 설명에 의해

식 (6.40)

이 된다. 공핍영역에서 주요한 조건때문에 친근하고 특별한 경우인 R-G 관계식 ∂n/∂t∣thermal R-G=-∆n/[eqn: tau _n]은 적용할 수 없다는 사실에 주의하자. 식 (3.35)에서 처음 나타났듯이 일반적 경우의 결과가 사용되어야 한다.

식 (6.41)

과

식 (6.42)

약간의 kT/q보다 큰 역방향 바이어스에 대해 캐리어농도는 공핍영역의 대부분에 걸쳐서 아주 작게된다. 캐리어농도가 무시됨에따라(n→0, p→0), 식 (6.42)에서 적분은

식 (6.43)

여기서

식 (6.44)

을 얻기위해 계산된다. 순방향 바이어스에 대해 캐리어농도는 무시될 수 없고 식 (6.42) 적분의 근사계산은 다소 복잡해진다. IR-G는 약간의 kT/q보다 큰 순방향 바이어스에 대해 exp(qVA/nkT), 1＜n≤2, 에 따라 변하는 것으로 예측된다. 전형적으로, 예측된 n은 2에 가깝고 결합된 순방향 바이어스와 역방향 바이어스 의존성은 대략

식 (6.45)

에 의해 서술된다.

두 번째 전류성분를 소개함에 있어서, 이상적 다이오드 방정식에서 확산전류, IDIFF로 알려진 전류에 대해서 언급하는 것이 바람직하다고 하겠다. 확산전류표현은 두 성분의 비교를 용이하게 하기위해 여기서 다시 나타난다:

식 (6.46)

다이오드에서 흐르는 총 전류는 물론 확산전류와 R-G 전류의 합이 된다:

식 (6.47)

우리는 이전의 실험적 관찰을 설명해야될 시점에 있다. 상온의 Si 다이오드에서 qAniW/2[eqn: tau _o]≫Io이고 IR-G 전류는 역방향 바이어스와 작은 순방향 바이어스에서 우세하다. 역방향 바이어스 IR-G는 W에 비례하기 때문에 역방향 전류는 결코 포화되지 않고 증가하는 역방향 바이어스에 따라 계속적으로 증가한다. 순방향 바이어스 IR-G는 작은 순방향 바이어스에서의 실헙적 관찰에 일치하며 VA＞약간의 kT/q에 대한 exp(qVA/2kT)처럼 변한다. 증가하는 순방향 바이어스에 따라 전압에 의해 더욱 빠르게 증가하는 IDIFF 성분은 결국 순방향 바이어스 특성의 세미로그도에서 qk/T영역에 이르며 IR-G 성분을 추월한다. IR-G∝ni인 반면에 IDIFF∝ni2 때문에, 두 성분의 상대적 양은 반도체에 따라서 심각하게 변한다. 상온의 Si, GaAs 다이오드에서 qAniW/2[eqn: tau _o]≫Io인 반면에, 상온의 Ge 다이오드에서 Ge의 큰 ni는 Io＞qAniW/2[eqn: tau _o]를 만든다. 또한, 역방향 바이어스 IR-G∝ni인 반면에 Io∝ni2 때문에, 전류의 역방향 바이어스 확산성분은 증가하는 온도에 따라 빠른 비율로 증가할 것이다. 확산성분은 충분히 높은 온도에서 우세하다. ni 의존성은, 상온에서 유지되는 Ge 다이오드와 높은 온도에서 동작되는 Si 다이오드가 역방향 바이어스의 포화특성을 보이는 이상화에 매우 근접함이 종종 발견된다는 실헙적 관찰을 설명한다.

(c) 예 제 6.6

IR-G 표현에서 지수에 곱해지는 성분의 약한 전압의존성이 무시된다면, 약간의 kT/q보다 큰 순방향 바이어스에 대해 총 pn접합 다이오드 전류는

식

에 의해 대략적으로 모델링되고, 여기서 Io1과 Io2는 전압에 독립적인 상수로 여겨진다.

문제 : (a) A＝10-4cm2, ND＝1016/cm3, [eqn: tau _n ＝ tau _p ＝ tau _o]＝10-6 sec 일 때, 300K에서 유지되는 Si p+-n 계단형접합 다이오드에 대해  Io1과 Io2를 계산하여라. Io2 계산에서, IR-G 표현의 분모에서 exp(qVA/2kT)항은 1보다 매우 큰 것으로 가정하고 전압에 의존하는 항을 계산하는 데 VA＝Vbi/4로 한다. 앞의 예제처럼 Vbi＝(EG/2q)＋(kT/q)ln(ND/ni)을 이용하여 Vbi를 계산하여라.

(b) 300K에서 유지되는 Ge p+-n 계단형접합 다이오드에 대해 (a)부분을 반복하여라. [eqn: mu _p]＝1500 cm2/V-sec, ni＝2.5×1013/cm3, Ks＝16을 제외하고 (a)부분의 Si 다이오드에 동일한 파라미터들을 가정하여라.

(c) 이 문제에서 소개된 간단한 전류관계식을 이용하여 이전에 서술된 Si와 Ge 다이오드의 순방향 바이어스 특성을 동시에 보여주는 VA에 대한 I의 세미로그도를 만들어라. 축을 0V≤VA≤1V와 10-12A≤I≤10-3A에 한정하여라. VA＝0.1V에서 계산을 시작하고 그 결과를 토의하여라.

풀이 : 두 다이오드에 대해 계산된 Io1과 Io2 값들이 아래 주어진 표에서 요약되었다. (c)부분 컴퓨터 프로그램과 그래프는 표를 따른다. Io1과 Io2 값들은 목록으로 나타난 컴퓨터 프로그램을 작동 후 메모리에 저장되고 MATLAB Command 창으로부터 입출력된다.

예측한대로, Ge 다이오드에 대해 Io1＞Io2, Si 다이오드에 대해 Io2≫Io1이다. 작은 대역간극과 대응하는 큰 ni때문에 상대적으로 작은 전압에서 큰 순방향 전류는 IR-G 성분을 관찰할 수 있도록 만들며 Ge 다이오드에서 흐른다. 역으로, IDIFF와 IR-G 성분들이 실리콘 다이오드 그림에서 명백하다.

표

MATLAB 프로그램

그림 E6.6

예 제 6.7

예제 6.6에서 순방향 바이어스 모델링표현의 일반화가 실험결과를 분석하는 데에서 소개된다. 특히,

식

을 이용하는 데, n1과 n2는 준이상화에 대한 적합과 순방향 바이어스 특성의 영역에 관련된 R-G전류에 의해 각각 결정되는 임의상수들이다.

문제 : 그림 6.10(a)에서 나타난 순방향 바이어스 I-V 결과에 대한 최적 적합성을 제공하는 Io1, Io2, n1, n2를 결정하여라.

풀이 : 그림 E6.7은 그래프에서 두 선형영역을 통해서 그려진 직선을 갖는 그림 6.10(a)을 다시 나타낸 것이다. 일반화된 식(식 6.31과 비슷한)에 기초를 두고 직선의 수학적 표현은

식

이다. VA＝0의 삽입은 Ioj값을 만들고 nj-값은

식

으로부터 계산될 수 있다. 여기서, 1과 2는 직선을 따르는 두 점이다. 우리는

표

으로 결론짓는다. IDIFF 성분은 이상적이다. 관찰된 IR-G n성분은 낮은 쪽에 있지만 관찰된 범위에 존재한다. 예측한대로 Io2≫Io1이다.

그림 E6.7

6.2.4 VA-Vbi 높은 전류현상들

인가된 순방향 바이어스가 Vbi에 근접할 때 중요한 전류가 다이오드에서 흐르기 시작한다. 큰 전류는 많은 이상적 다이오드 가정과 근사화에 일치하지 않은 상태를 만든다. 인가된 전압 모두가 공핍영역에 걸쳐서 강하된다는 가정은 의문시된다. 예를 들어, I＝0.1A면 단지 1Ω의 공핍영역밖의 저항은 0.1V의 중요한 전압강하를 만든다. 큰 전류는 고준위 주입을 만든다. 이런 유도의 영향과 모델링은 다음에 고려된다.

직렬 저항

준중성 영역은 영역의 도핑과 차원에 의해 결정되는 고유저항을 갖는다. 잘 만들어진 디바이스에서 아주 작더라도 다이오드 접촉에 관련된 잔류저항이 존재한다. 이것들은 그림 6.16(a)에서 나타난 것과같이 접합을 가로지르는 전류흐름과 직렬로 저항 Rs를 형성한다. 저준위 전류에서 직렬저항 IRs에 의한 전압강하는 “접합”전압 VJ로 더 잘 알려진 공핍영역에 걸리는 인가된 전압강하에 비교하여 무시될 수 있다. 이런 상태에서 이상적 정전 다이오드 유도에서 가정된 것처럼 VJ＝VA이다. 그러나, IRs가 VA에 비교할 정도가 되는 전류수준에서 공핍영역에 걸쳐서 나타나는 인가된 전압강하는

식 (6.48)

로 감소된다.

그림 6.16 직렬저항의 확인과 결정. (a) Rs의 물리적 기원. (b) I에 대한 △V를 유도하기 위해 사용되는 순방향 바이어스 세미로그도. (c) Rs를 유도하기 위해 사용되는 I에 대한 △V 그래프.

직렬저항에 대해 수정하기 위해, 앞에서 유도된 I-VA 관계식에서 VA를 VJ＝VA-IRs로 대체된다. 확산전류가 전형적으로 IRs가 중요하게 되는 전류수준에서 우세하기 때문에, 우리는

식 (6.49)

로 쓸 수 있다. 기술적으로 식 (6.49)는 VA의 함수로서 I에 대해 풀리지 않는 초월방정식이다. 그러나, VA에 대한 I는 VJ값을 선택하고 식 (6.49)로부터 I를 계산하여 식 (6.48)로부터 VA를 계산함으로써 성립된다. 계산은 Rs에 대한 정보를 필요로 한다. Rs는 그림 6.16의 (b)와 (c)에서 나타난 실험결과로부터 결정될 수 있다. 그림 6.10(a)과 비슷한 순방향 바이어스 세미로그도를 가지고 작업을 하면, 그래프의 이상적 다이오드 부분을 경사가 끝나는 영역까지 확장시키고 I의 함수로서 두 곡선사이의 △V 전압대체를 인식한다. △V＝VA-VJ＝IRs 때문에, I에 대한 △V의 그래프를 통해서 직선의 기울기는 Rs를 만든다.

예 제 6.8

문제 : 그림 6.10(a)에서 나타난 I-V 특성을 보이는 다이오드의 직렬저항을 대략적으로 평가하여라.

풀이 : 경사가 끝나는 영역의 확대는 I에 대한 △V 그래프를 만들기 위해 필요하다. 그러나, 우리는 주어진 I에서 △V를 이용하여 Rs를 측정할 수 있다. 그림 6.10(a) I-V 곡선은 VA＝0.85V일 때 약 80mA의 전류에서 끝난다. 그림 E6.7을 참고하여 우리는 그래프에서 kT/q영역의 확장이 대략 0.78V에서 80mA를 통과하는 것을 발견한다. 그래서 △V≅0.07V이고 Rs＝△V/I≈0.07/0.08∼1Ω.

고준위 주입

이상적 다이오드 방정식의 유도에서 형성된 저준위 주입 가정은 접합의 얕게 도핑된 쪽의 공핍영역끝에서 소수캐리어 농도가 도핑농도에 근접할 때 모순되기 시작한다. 상온의 Si에서 이런 현상은 Vbi보다 작은 십분의 수 볼트로 인가된 전압에서 발생한다. 인가된 전압의 증가는 고준위주입을 일으킨다. 고준위 주입하에서 공핍영역에 근접하여 소수캐리어 농도와 다수캐리어 농도 모두가 그림 6.17(a)에서 나타났듯이 혼란스럽게 된다. 다수캐리어농도는 준중성 영역에서 전하중립을 유지하기 위해 증가해야 한다. 고준위 주입의 해석은 exp(q/2kT)처럼 변하는 예측된 전류에 이른다. 다시 말해, 그림 6.17(b)에 나타난 순방향 바이어스 I-V 특성의 세미로그도의 높은 전류 kT/q 영역을 기대할 수 있다. 그러나, 예측된 높은 kT/q 영역은 직렬저항에 의한 경사도 0에 의해 모호해지기 때문에 거의 관찰되지 않는다. 그럼에도 불구하고, 고준위 주입과 관련된 향상된 캐리어농도가 관찰된 직렬저항을 감소시킬 수 있다는 사실을 알아야 한다. 캐리어주입의 고준위로부터 생기는 저항률의 감소는 전도도 변조로 언급된다.

그림 6.17 고준위 주입. (a) 고준위 주입상태에서 캐리어농도. (b) 관찰된 특성에 대한 예측된 결과.

예 제 6.9

문제 : 상온에서 유지되는 Si 다이오드의 측정된 I-V 특성은 그림 E6.9에 대략적으로 나타난다. 전류눈금이 순방향 바이어스에 대해서는 로그척도이고, 역방향 바이어스에 대해서는 선형적이라는 것에 주의하자. 특성에 의해 보여지는 비이상화는 대문자에 의해 표시된다. 이상화로부터의 유도에 대한 여러 가지의 가능한 원인이 그림의 오른쪽에 실린다. 각각의 비이상적 I-V 형태의 원인을 밝혀라; 그림 속의 문자옆에 적당한 원인의 번호를 적어라.

그림 E6.9

풀이 :

6.3 특별한 고려사항들

이 절에서 소개되는 두 주제는 pn접합 다이오드의 기본적 직류응답에 관해서는 보충적인 성질을 나타낸다. 첫 번째로 소개되는 전하조절 근사화는 최소의 수식을 가지고 상당히 정확한 근사해를 종종 찾아내는 해석중의 “큰 그림” 방법이다. 6.3.2절에서 알아본 협폭 베이스 다이오드는 이상적인 다이오드의 변형된 모습이면서, 이극접합 트랜지스터(BJT)로의 개념적 연결고리 역할을 한다.

6.3.1 전하조절 근사화

전하조절 근사화에서 기본적 캐리어변수는 전체의 준중성 영역안에서 소수캐리어의 과잉(또는 부족)과 관련된 전하이다. 특히, 순방향 바이어스된 p+-n접합 다이오드를 고려하여라. △Pn(x,t)를 주어진 시간 t와 x에서, xn≤x≤∞, n형쪽 준중성 영역에서의 소수캐리어 과잉이라고 하자. 영역안의 총 과잉 정공전하 Qp는

식 (6.50)

이다. 식 (6.50)은 캐리어부족으로 표현되는 음의 Qp를 갖는 역방향 바이어스에 적용된다. Qp는 물론 x에 독립적이고 시간의 함수이다.

다이오드를 고려할 때까지, n형쪽 준중성 영역에서 결합된 소수캐리어 전하의 전체적인 행동을 서술하는 관계식을 찾는다. 우선, 주어진 점에서 소수캐리어 정공농도의 전체적인 행동을 서술하는 식인, 소수캐리어 확산방정식 식 (3.54b)로부터 시작하겠다. 특히, G＝0때,

식 (6.51)

E≡0인 영역에서

식 (6.52)

때문에 우리는 선택적으로

식 (6.53)

을 쓸 수 있다. q△Pn(x,t)의 결합된 행동에 관심이 있으므로 n형쪽 준중성 영역의 부피(＝A∫dx)에 대해 식 (6.53)에서 모든 항을 적분하자. 재정돈 후에, 우리는

식 (6.54)

에 도달한다. 대괄호로 둘러싸인 양은 Qp로 인식된다. 또한

식 (6.55)

정공전류는 접합의 n형쪽에서 JP(∞)＝0을 만들며 0이 된다. 우리가 p+-n접합을 다루기 때문에 JDIFF＝JN(-xp)＋JP(xn)≅JP(xn)이다. 전류가 일반적으로 시간의 함수로서 아래첨자 i는 식 (6.55)에서 마지막 결과를 위해 사용된다. 식 (6.54)로의 단순화는

식 (6.56)

을 만든다.

조절결과 식(6.56)은 매우 간단한 표현이다. 영역안의 과잉정공전하를 변화시키는 두 가지 방법이 있다: 정공은 영역(iDIFF)으로, 또는 영역밖으로 흐를 수 있거나 과잉전하는 영역(-Qp/[eqn: tau _p])안의 재결합-생성에 의해 수정될 수 있다.

전하조절 근사화는 정상상태와 순간 해석에서 모두 적용할 수 있다. 그 이용을 증명하기 위해 정상상태의 p+-n접합 다이오드를 고려하여라. 정상상태 dQp/dt＝0에서 iDIFF＝IDIFF이며, 식 (6.56)은

식 (6.57)

로 감소한다. 지금 해가 △Pn(x)에 이용될 수 없다고 가정하자. 식 (6.18) 경계조건으로부터 x＝xn(x'＝0)에서 △Pn의 값을 알고있고 해가 확산길이의 감쇠상수를 갖는 지수라고 생각할 수 있다. 이런 사실은 예제 6.4에서 소개된 것과 유사한 근사화를 제한한다. 우리는 Qp를 n형쪽으로 확산길이를 확장시키는 비사각 분포에 관련되고 공핍영역끝에서 △Pn 값과 같은 과잉정공전하와 같게 놓는다. 그러므로, △Pn(x)에 대한 실제적인 풀이없이, 우리는

식 (6.58)

을 측정하고 식 (6.58)은

식 (6.59)

을 만든다. Lp/[eqn: tau _p]＝Dp/Lp 때문에, 식 (6.59)는 p+-n 다이오드에서 확산전류에 대한 보통의 결과로 인식된다.

6.3.2 협폭 베이스 다이오드

전류 유도

이상적 다이오드 유도에서 다이오드 접촉은 공핍영역 끝으로부터 소수캐리어의 수 확산길이 또는 그 이상으로 가정된다. 이것은 △np(-∞)＝0, △pn(∞)＝0 경계조건을 만든다. 저도핑된 쪽의 폭이 기판 두께 또는 웨이퍼 두께와 같은 다이오드에 대해 광폭 베이스 다이오드 가정은 전형적으로 정량화된다. 그러나, 다이오드가 얇은 에픽택셜층으로 제조된다면, 가정은 의문에 빠지게 된다. 접합의 저도핑된 쪽에서 준중성 영역의 폭이 확산길이보다 작거나 비슷한 다이오드는 협폭베이스 다이오드라고 알려져 있다.

협폭 베이스 다이오드에서 흐르는 확산전류를 결정하기 위해 이상적 다이오드 유도를 수정하는 것이 필요하다. 우리는 해석중인 다이오드를 준중성 n영역의 폭이 소수 캐리어 확산 길이에 비교할만 하거나 보다 작은 것을 제외하고 이상적 다이오드와 모든 면에서 동일한 p+-n 계단형 접합 다이오드로 간주한다. 그림 6.18에서 도식적으로 정의된 것처럼 xc는 금속적 접합으로부처 n형쪽 접촉까지의 거리이고, 공픽역역의 n형 끝에서부터 n형 접촉까지의 거리 xc'＝xc-xn. n형쪽 접촉은 x'＝xc'에서 △pn＝0을 만드는 저항적 성질을 띄는 것으로 가정한다. 일반적으로, 공핍영역 끝으로부터 한정된 거리인 접촉에서 소수캐리어 농도는 접촉에서 캐리어 재결합-생성의 비율에 의존한다. ohmic접촉에서, 재결합-생성 비율은 높고 소수캐리어 농도는 평형 상태 값 가까이 유지된다.

이상적 다이오드 방정식의 유도와 병행해서, 우리는

식(6.60)

을 풀어야 하는데, 이것은

식(6.61a)

식(6.61b)

경계 조건을 따른다.

그림 6.18 협폭 베이스 다이오드에서 n형쪽 접촉위치의 상술. xc'는 Lp와 비교할 만하거나 보다 작은 것으로 가정된다.

이상적 다이오드 유도에서처럼, 일반해는

식(6.62)

그러나, 여기서 A2는 사라질 필요가 없다. 경계조건의 적용은

식(6.63a)

식(6.63b)

를 야기시킨다. A1과 A2에 의해 식 (6.63)을 풀어서 일반해에 대입하면, 우리는

식(6.64)

또는 sinh 함수로 더욱 간결하게

식(6.65)

로 결론을 짓는데, 여기서

식(6.66)

마지막으로,

식(6.67)

식(6.68)

식(6.69)

여기서

식(6.70)

한계상황/펀치스루(punchthrough)

결과의 해석과 검사에서 도움이 되기 위해

식(6.71a)

식(6.71b)

식(6.72a)

식(6.72b)

을 아는 것이 유용하다. 첫번째로 xc'→∞인 한계를 고려하자. xc'→∞ 또는 xc'/Lp≫1 이면, 식(6.65)의 sinh항의 비율은 exp(-x'/Lp)로 간략화되고 식(6.65)은 이상적 다이오드 유도에서의 식(6.23)으로 감소된다. 유사하게, cosh(xc'/Lp)/sinh(xc'/Lp)→1 이면, 식(6.69)는 p+-n접합에 대한 표준 이상적 다이오드 결과로 감소된다. 협폭 베이스 다이오드 해석은 임의의 두께로 된 준중성 영역에 대해 유용한 이상적 다이오드 공식의 일반화로서 나타내질수 있다.

비록 수학적으로 재확인해봐도, 광폭 베이스 한계는 새롭지 않다. 더욱 재미있는 것은 xc'→0인 반대쪽 한계이다. xc'/Lp≪1 이면, 식(6.65)에서의 sinh항은 독립변수에 의해 치환될 수 있고 △pn(x')는

식( 6.73)

으로 간략화 된다. 흐트러진 캐리어 농도는 경계조건에 의해 결정되는 두 끝점값을 연결하는 직선인 위치의 선형함수가 된다. 선형 의존성은 확산길이보다 작은 영역에서의 무시할만한 열적재결합-생성의 직접적 결과이다. 사실, 식 (6.73)결과는 원래의 소수 캐리어 확산방정식에서 R-G항(-△pn/[eqn: tau _p])를 무시함으로써 더욱 쉽게 얻어질 수 있다. 이 관찰은 준중성 폭이 확산길이에 비교하여 작게될 때 소수캐리어 확산방정식에서 열적 R-G항을 무시하는 것에 대한 정당화이다.

두번째 협폭관찰은 역방향 바이어스 전류를 포함한다. xc'/Lp≪1인 한계에서 cosh(xc'/Lp) / sinh(xc'/Lp)→Lp/xc', Io'→qA(ni2/ND)(Dp/xc') 준중성 영역의 폭, xc'＝xc-xn는 증가하는 공핍폭 때문에 증가하는 역방향 바이어스에 따라 감소한다. 그러므로 IDIFF(VA＜0)≅-Io'∝1/xc'는 포화되지 않고 인가된 역방향 바이어스에 따라 체계적으로 증가한다. xc가 충분히 작다면, xc'→0의 가능성이 있다. 전체 디바이스 영역이 공핍되는 상황은 펀치스루로 언급된다. 식 (6.68) / (6.69) 결과에 기초를 두고 xc'→0 이면 IDIFF(VA＜0)→-∞. 그러나, 준중성 영역의 폭과 성질을 정의하는데 사용되는 공핍근사화 때문에, 이론적 공식은 극단적인 xc'→0 한계에서 쓸모없게 된다. 실험적이고 더욱 정확한 이론적 공식에서 디바이스안의 전기장이 애벌랜치 항복을 만들기에 불충분하다면 확산전류는 협폭 베이스 다이오드의 펀치스루 전압에서 미세하게 된다.

예 제 6.10

문제 : 상온에서 유지되는 평면 Si p+-n 계단형 접합다이오드는 ND＝1016/cm3의 n형 쪽 도핑과 xc＝2㎛의 n형쪽 두께를 갖는다. 공핍근사화를 이용하여 펀치스루 전압을 결정하여라; 즉, 다이오드의 n형쪽을 완전히 공핍시키기 위해 필요한 전압을 결정하여라

풀이 : 펀치스루 전압 xn＝xc에서 식 (5.37) 로부터

식

그래서

식

식

Vbi는 5.1.4절의 그림 E5.1로부터 얻어진다.

그림 6.11을 관찰하면 애벌랜치항복은 상당한 광폭 베이스 다이오드의 VBR≅55V에서 발생한다는 사실을 알 수 있다. 그래서, 펀치스루는 주어진 협폭 베이스 다이오드의 항복에 앞서서 일어날 것이다.

6.4 요약과 결론

이 장은 pn접합 다이오드의 정상상태 응답을 모델링하는 데에 중점을 두었다. 시각적 도구로서 에너지대역도를 이용하여 다이오드 동작의 정성적 서술로 시작했다. 이상적 다이오드에서 역방향 바이어스 전류는 공핍영역으로 움직여 접합의 반대쪽으로 가속되는 소수캐리어와 관련된다. 순방향 바이어스는 다이오드의 양쪽 사이의 포텐셜언덕을 낮추고 접합을 가로질러 반대쪽 준중성 영역으로 다수 캐리어 주입을 늘린다. 정상상태에서 디바이스안의 모든 곳에서 캐리어형성은 없다. 재결합-생성은 소수캐리어 농도를 안정화시키기 위해 동작하며, 매우 빠른 재정돈과 접촉과의 교환은 다수캐리어 농도의 일정함을 유지한다.

그 다음으로 이상적 다이오드 이론의 공식화, 유도, 검사에 상당한 주의가 주어졌다. 비록 예측된 I-V 특성은 실험과 비교될 때 연속적인 부족을 나타내지만, 이상적 다이오드 전개는 다이오드의 내부동작과 더욱 정확한 공식화에 대한 해석적 기초에 대한 값진 통찰력을 제공한다. 한계에도 불구하고 이론과 이론의 확장은 조작할 수 있는 1차 예측을 얻기위한 다이오드와 다른 디바이스 해석에서 사용된다. 이상적 다이오드 방정식은 이상적 다이오드 이론의 작은 부분이다. 이론은 해의 접근법과 근사화의 명확한 이해, 정량적 결과를 얻는 데 따라야할 수학적 단계, 캐리어농도, 캐리어전류, 물질의존성, 도핑의존성 등에 관한 예측을 포함한다.

이미 인식된 바와 같이 이상적 다이오드와 실험적 I-V 특성 사이의 주의깊은 비교는 이상화와의 여러 차이를 나타냈다. 상온에서 유지되는 Si 다이오드에 대해 차이는 역방향 바이어스 항복, 작은 순방향 바이어스와 모든 역방향 바이어스에서 과잉전류수준, 감소된 I-V경사 또는 Vbi에 근접하는 순방향 바이어스에서 경사의 사라짐을 포함한다. 항복은 애벌랜칭 또는 Zener과정, 공핍영역의 열적 캐리어 재결합-생성을 갖는 과잉전류, 내부 직렬저항에 걸리는 전압강하 또는 고준위 주입을 갖는 순방향 전류에서 감소된 I-V경사 등과 관련됐다. 차이를 유발하는 현상들의 각각이 물리적으로 서술되었고, 더욱 중요한 현상들은 해석적으로 모델링되었다. 특별히 주의해야할 정보는 접합의 저도핑된 쪽에서 도핑농도의 반대로 변하는 애벌랜치에 의한 VBR를 포함했고, 캐리어조절은 항복전압에 못 미치는 증가한 전류를 유도하며, R-G전류는 순방향 바이어스에서 exp(qVA/2kT)에 접근하는 예측된 의존성을 나타내고 역방향 바이어스에서는 W에 비례하고, R-G전류는 ni에 따라 변하는 반면에 확산전류는 ni2에 따라 변하며, 내부 직렬저항에 걸리는 전압강하가 접합에 걸리는 전압강하를 VJ＝VA-IRs까지 감소시키며, 고준위 주입은 직렬저항과 관련된 경사도 0에 의해 사라지는 예측된 고전류 exp(qVA/2kT) 동작영역을 만든다. 알려진 바와 같이 전개는 계단형 접합에 집중되었다. 해석적 수정은 다른 단면도를 다루는 데에 필요한 것이다.

특별히 고려한 부분에서 전하조절로 알려진 해석적 접근법을 소개하였고 임의의 두께의 베이스폭을 수용할 수 있기위해 이상적 다이오드 해석을 일반화했다. 준중성폭이 확산길이에 비해 작을 때, 혼란된 캐리어분포가 선형적으로 되는 것으로 알려졌다. 극도로 작은 베이스폭에 대해, VBR보다 작은 역방향 바이어스 전압에서 좁은 베이스의 완전한 공핍 또는 펀치스루의 가능성이 있다.

비록 요약에서 핵심사항을 나타냈다고 해도, 이것 이외에도 다른 내용들－항목, 기술, 근사화, 식-이 있다. Part II, 보충과 복습은 이 장에 의해 묶여진 항목의 복습목록을 갖는다. 식에 관한한, 이상적 다이오드 해(식 6.29/6.30), 접합의 법칙(식 6.12), 공핍끝 경계조건(식 6.15/6.18), 그리고 역방향 바이어스 R-G 전류표현(식 6.43)은 기억되어야 한다. 이 책은 식의 나머지를 찾아보기위해 유지되어야 한다.

연습문제

문제안내표

6.1 이상적 다이오드 퀴즈

가능한한 간결하게 다음 물음에 답하여라. 질문은 이상적 다이오드에 관한 것으로 가정한다.

(a) 순방향 바이어스 전류가 캐리어 움직임의 어떤 형태와 관련이 있는가?

(b) 역방향 바이어스 전류는 캐리어 움직임의 어떤 형태와 관련이 있는가?

(c) 왜 역방향 바이어스 전류는 크기가 작고 작은 역방향 전압에서 포화된다고 예측되는가?

(d) 역방향 바이어스에서 공핍영역 끝에 근접한 준중성 영역에서 어떤 과정이 일어나는가? 표동      과 확산, 확산과 재결합, 생성과 확산 또는 생성과 표동인가?

(e) 왜 소수캐리어 확산방정식은 다이오드의 공핍영역에서 소수캐리어 농도와 전류를 결정하는       데 이용될 수 없는가?

(f) 재결합-생성은 공핍영역 전체에서 무시할 수 있다는 가정을 정당화할 수 있는 이유는 무엇인     가?

(g) “광폭 베이스” 다이오드는 정확히 무엇인가?

(h) “접합의 법칙”은 무엇인가?

(i) 순방향 바이어스 I-V 특성의 세미로그도가 주어졌을 때, 어떻게 Io를 결정하는가?

(j) True 또는 False : 역방향 바이어스 포화전류는 준중성 영역에서 소수캐리어 생성으로부터 생     기는 것처럼 나타낼 수 있다.

6.2 상온에서 유지되는 실제적인 Si pn접합 다이오드로부터 유도된 I-V 특성과 이론적인 이상적 다이오드 특성을(되도록 스케치의 도움을 얻어서) 비교하여라. 비교를 효과적으로 하는 데 있어서 이상화로부터 모든 차이를 분류하고 주의깊게 살펴라.

마지막으로, 이상적 이론으로부터의 차이의 원인을 짧게 밝혀라. 각 차이의 원인에 대해 한 문장 또는 두 문장 이내로 하여라.

6.3 다음과 같은 조건에서 공핍영역과 그 근처에서 캐리어 움직임을 나타내는 이상적 p+-n 계단형접합 다이오드에 대한 에너지대역도를 그려라.

(a) VA＝0

(b) VA＞0

(c) VA＜0

6.4 순방향 바이어스된 pn접합 다이오드안의 캐리어 움직임의 전체적인 모습(“큰 그림” 모습)을 제공하는 그림 6.2와 유사한 완전한 에너지대역도/회로도를 완성하여라.

6.5 5.1.4절의 Vbi 유도를 참고하여 식 (6.15) 경계조건이 VA≠0때 JN＝0으로 가정함으로써 유도될 수 있다는 사실을 보여라. n(-xp)에 대한 여러분의 표현에서 Vbi를 제거하기 위해 식 (5.10) 결과를 사용하여라.

6.6 p+-n 실리콘 계단형 접합(NA＝1015/cm3, [eqn: tau _n]＝10-6sec, A＝10-3cm3)이 이상적이라고 생각하고 다양한 온도와 바이어스 조건에서 디바이스로부터 예측되는 전형적인 전류준위을 결정하는 계산을 수행하여라. 작업을 기록하기 위해  MATALB diary함수를 사용하여라.

(a) (i) VA＝-150 V, (ii) VA＝-0.1V, (iii) VA＝0.1V, (iv) VA＝0.5V 일 때 T = 300K에서 이상적       다이오드전류를 계산하여라.

(b) [eqn: tau _n]이 온도에 따라 심각하게 변하지 않는다고 가정하여 T＝500K에서 (a)부분을 반복하여라.

6.7 이 문제에서 우리는 이상적 다이오드 I-V특성이 온도함수로서 어떻게 변하는 가를 알고싶다. 면적 A＝10-4cm2, ND＝1.0×1016/cm3, 상온에서 [eqn: tau _p]＝10-16sec의 상황에서 이상적 Si p+-n 계단형 접합 다이오드를 고려하여라.

(a) 예제 3.1에서 특정된 정공이동도에 대한 경험적 근사관계와 예제 2.4(b)에서 ni 근사관계를 이      용하고 [eqn: tau _p]가 온도에 독립적이라고 가정하여 켈빈온도 T가 입력변수로 고려되어 다이오드의      이상적 I-V특성을 계산하여 그리는 MATLAB프로그램을 작성하여라. T＝295K, 300K, 305K      와 관련된 특성을 동시에 나타내는 샘플그래프를 출력하여라.(역방향과 순방향 특성 모두를       명확히 나타내기 위해 그래프 축을 -1V≤VA≤0.2V와 -2Io≤I≤5Io로 제한하여라. 같은 좌표      계에서 여러 가지 I-V곡선을 나타낼 때 전류한계를 조정하기 위해 가장 큰 Io을 사용하여라.)

(b) 300K≤T≤400K에서 T에 대한 Io의 세미로그도를 얻기위해 (a)부분 프로그램을 적당히 수정      하여라.

(c) (a)부분과 (b)부분 결과들에 대해 토의하라.

6.8 광 다이오드/태양전지

pn접합 광다이오드는 금속적 접합 근처로 광을 투과시키기 위해 특별히 제작된 pn접합 다이오드이다. 상업적으로 이용할 수 있는 태양전지는 에너지 손실을 최소화하기 위해 제작된 대면적 pn접합 광다이오드가 핵심적이다. 광다이오드와 태양전지에 의해 나타나는 유사한 I-V특성의 일반적 형태는 이상적 다이오드방정식의 직접적인 수정에 의해 이루어진다.

입사된 빛이 디바이스 전체에서 균일하게 흡수되어 cm3-초당 전자-정공쌍 GL의 발광률을 만들어내는 이상적 p+-n 계단형 접합 다이오드를 고려하여라.저준위 주입이 우세하다고 가정하여라.

(a) 금속적 접합으로부터 n형쪽으로 먼 거리(x→∞)에서 과잉 소수캐리어 농도는 무엇인가.

[주 의:△pn(x→∞)＝0]

(b) 보통의 이상적 다이오드 경계조건 (식 6.15와 6.18)은 여전히 공핍영역의 끝에서 유지된다. (a)      부분에서 성립된 개량된 경계조건과 식(6.18)을 이용하여 발광의 언급된 조건하에서 p+-n 다      이오드의 I-V 특성에 대한 표현을 유도하여라. 이상적 다이오드 방정식의 유도에처럼 공핍영      역에서 발생하는 발광을 포함하여 모든 재결합-생성을 무시하여라.

(c) 차례로 GL＝0, GL＝GLo, GL＝2GLo, GL＝4GLo일 때 광다이오드 I-V특성의 일반적 형태를 그려      라. 빛의 강도는 GL＝GLo일 때 특성을 심각하게 혼란시킬 정도로 충분하다고 가정하여라.

(주 의:문제 6.9는이 부분으로 대체될 수 있다.)

6.9 태양전지의 I-V 특성은 관계식

식

에 의해 적당히 모델링되는데, IL은 빛에 의한 전류이다. IL은 언제나 음수이고 발광의 주어진 준위에 대한 전압에 독립적인 상수이다. 태양전지 특성의 일반적 성질을 나타나지는 그래프를 완성하여라. T＝300K라 하고 IL/Io의 가정된 값 0, -1, -2, -4에 대해 VA에 대한 I/Io를 동시에 그려라. -0.5≤VA≤0.1V로 제한하여라.

6.10 그림 P6.10은 상온에서 유지되는 pn 계단형 접합 다이오드안에서 정상상태 농도의 그래프이다.

그림 P6.10

(a) 다이오드는 순방향 바이어스 또는 역방향 바이어스인가? 해답에 어떻게 도달했는지 설명하여      라.

(b) 다이오드의 준중성 영역에서 저준위 주입상태가 우세한가? 해답에 어떻게 도달했는지 설명하      여라.

(c) p형쪽 도핑농도와 n형쪽 도핑농도는 무엇인가?

(d) 인가된 전압 VA를 결정하여라.

6.11 전압 VA＝23.03(kT/g)는 각각 NA＝1017/cm3, ND＝1016/cm3인 n형쪽 도핑과 p형쪽 도핑을 갖는 계단형 접합 다이오드에 인가되었다. ni＝1010/cm3. 디바이스의 준중성 영역에서 다수캐리어와 소수캐리어 농도의 x에 대한 log(p와 n) 그래프를 그려라. 그린 그래프상에서 공핍영역의 경계로부터 10, 20 확산거리를 표시하여라.

6.12 문제 6.7에서 도식적으로 확인된 것처럼 pn접합 다이오드의 I-V특성은 온도에 매우 민감하다. 온도센서로서 상업적으로 팔리는 실리콘 다이오드가 있다는 것은 크게 놀랍지 않다. 온도를 측정하기 위해 다이오드를 사용하려면, 일정한 전류원에 따라 순방향 바이어스되고 VA는 그림 P6.12에서 나타난 것과 같이 T의 함수로서 모니터된다. 다이오드가 I≅Ioexp(qVA/kT)인 순방향 바이어스 범위에서 동작된다고 가정하여라. 또한 동작 범위를 0≤T(℃)≤100℃가 되도록 취하여라.

그림 P6.12

(a) 입력변수로서 I를 가지고 0≤T(℃)≤100℃에 비해 T에 대한 VA를 계산하고 그래프를 그리는      문제 6.7(b)프로그램을 수정하여라. I＝10-4A를 이용하여 샘플그래프를 출력하여라.

(b) 센서의 민감도(dVA/dT mV/℃)를 고려하여 I＝10-4A나 I＝10-3A을 사용할 때 온도를 측정하      기에 더 좋은 경우는 어떤 경우인가? 해답을 증명하여라.

6.13 T＝300K, ND＝1015/cm3의 n형쪽 도핑을 갖는 평면 p+-n 계단형 접합 다이오드가 주어졌을 때 다음을 결정하여라.

(a) 다이오드의 적당한 VBR

(b) 항복전압에서 공핍폭

(c) 항복전압에서 공핍영역의 최대 전기장

6.14 다른 이상적 다이오드에서 항복전압과 캐리어 증가의 모델링을 구하자. 책에서 나타났듯이 식 (6.35)이 이상적 다이오드 방정식을 고치고 캐리어 증가를 설명하기 위해 사용될 수 있다. Io는 간단히 MIo로 대치된다. 또한, 애벌랜칭에 의한 예측된 VBR은 NB-0.75에 따라 대략적으로 변한다. Si다이오드에 대한 그림 6.11의존성에 대한 바랍직한 적합도는

식

NB는 cm-3 단위이고 VBR은 볼트(V)단위이다. 해석에서 Si 다이오드가 A＝10-4cm2, [eqn: tau _p]＝10-6sec를 갖는 300K에서 유지되는 거의 이상적인 p+-n 계단형 접합이라고 생각하자.

(a) 캐리어 증가와 애벌랜치 항복을 포함하는 예제 6.2에 대해 쓰여진 MATLAB프로그램을 수정      하여라. -VBR로부터 0까지의 범위에 걸쳐 VA 특성에 대한 수정된 역방향 바이어스 I/Io를 계      산하여 그래프를 그려라. (Io 일반화에 주의하라) 계산에서 m＝6을 사용하고 axis함수 파라미      터를 [-1.1*VBR, 0, -5, 0]로 고정하여라. ND＝2×1016/cm3일 때 샘플특성을 출력하여라.여러분      의 그래프는 예제 6.5와 그림 6.10(b)에서 나타난 항복에 근접하는 곡선과 일치하는가?

(b) 다이오드특성은 m의 함수와 접합의 저도핑된 쪽에서의 불순물농도로서 어떻게 변하는 가를      관찰하기 위해 프로그램을 사용하여라.

6.15 Io를 역방향 바이어스 IR-G로 대치하여 문제 6.14를 되풀이하여라. [eqn: tau _o]＝10-6sec를 이용하여라. VA＝-VBR/2에서 전류측을 전류의 크기로 표준화하여라. ND＝2×1016/cm3로 하여 프로그램을 실행시켜라. 그림 6.10(b)와 그래프를 비교하여라.

6.16 전류의 확산성분은 충분히 증가된 온도에서 Si 다이오드에서 우세하다고 예측된다. 충분히 증가된 온도는 얼마인가? 이 질문에 대답하기 위해 300K≤T≤500K에 대해 ND＝1016/cm3, LP≅10-2cm인 Si p+-n 계단형 접합다이오드를 가정하라. Vbi-VA＝VBR/2의 역방향 바이어스에서 IDIFF＝IR-G인 온도를 결정하여라. .

6.17 300K에서 Si 다이오드 안에서 폭 d인 영역은 인접한 영역에 비해 3배 많은 R-G 중심을 가진다. 그림 P6.17에서 나타난 이 특별한 영역은 다이오드가 0으로 바이어스될 때 공핍영역안에 놓이게 된다. 수 kT/q 볼트보다 크게 역방향 바이어스될 때 다이오드로부터 기대되는 R-G 전류(IR-G)에 대한 표현을 유도하여라. 그리고, 모든 유도과정을 기록하여라.

그림 P6.17

6.18 고준위 주입시 무시되는 다이오드에서 Io＝10-14A, Rs＝2Ω으로 가정하여라. T＝300K.

(a) 인가된 전압이 이상화와 10% 다른 순방향 바이어스 전류를 결정하여라.

(b) Rs＝20Ω일 때 (a)부분을 반복하여라.

6.19 상온에서 유지되는 1N757 Si pn접합 다이오드로부터 상세한 순방향 바이어스 I-V 데이터가 표 P6.19와 그림 P6.19에 나타나 있다. 예제 6.7에서 나타난 절차를 따라서 Io1, Io2, n1, n2를 결정하여라. 선그리기 근사화가 다소 주관적이기 때문에 근사 파라미터를 결정하는 데이터의 적당한 부분에 (MATLAB에서 이용할 수 있는) 최소 제곱 근사를 적용하여라. 여러분의 결과를 토의하여라.

표 P6.19

그림 P6.19

6.20 그림 6.16에 나타난 절차를 따라서 표 P6.19와 그림 P6.19에 나타난 상온 데이타에 의해 특정지워지는 1N757 다이오드의 Rs값을 결정하여라.

6.21 그림 P6.21에서 나타난 모델은 종종 실제적인 pn접합 다이오드의 일반화된 표현으로 사용된다. 다이오드 상징은 접합의 전류의 확산요소와 R-G요소를 포함하는 디바이스의 표준모델을 나타내는 것으로 이해된다. 직렬저항(Rs)은 준중성 영역에서의 무시할 수 없는 전압강하와 고전류 상태에서 다이오드 접촉을 설명한다. 분류저항(RSH)은 반도체에서 pn접합 밖으로의 가능한 누설전류를 설명한다. pn접합을 통과하는 전류와 접합에서 걸리는 전압강하는 각각 IJ와 VJ로 다시 정의된다.

그림 P6.21

(a) 접합을 통과하는 전류는 관계식

식

에 의해 서술되는 데, Io1과 Io2는 상수이고 전형적으로 n1≅1, n2≅2이며 다이오드를 통과하는      총 전류가

식

에 의해 서술되는 지를 확인하여라.

(b) 관찰된 순방향 바이어스 I-VA 특성의 모습에 대한 전류요소(Io1과 Io2)의 크기, Rs, RSH의 영      향을 검토하기 위해 사용될 수 있는 컴퓨터 프로그램을 만들어라. 계산을 수행하는 데 있어      서, VJ의 단계값과 관련된 I-VA 데이터쌍을 얻는 것이 최선이다. VA 결과에 대한 여러분의       그래프 log(I)를 0≤VA≤1V과 10-10A≤I≤10-2A에 제한하여라. 여러분의 최초 계산에서 Io1＝      10-13A, Io2＝10-9A, n1＝1, n2＝2, Rs＝1Ω, RSH＝1012Ω, T＝300K를 적용하여라.

(c) 수동적으로 조정되는 계산적 스위치를 이용하여 여러분의 프로그램이 각각 RSH, Rs, Io1, Io2의

4개의 다른 값과 관련된 4개의 I-VA 특성을 계산하고 동시에 나타내도록 프로그램을 수정하      여라. (b)부분에서 나타난 같은 기본적인 파라미터를 이용하여 다음 파라미터의 변화로부터       나타나는 I-VA 특성을 계산하여 기록하여라:

(i) RSH＝1012, 109, 106, 103Ω (Io1＝10-13A, Io2＝10-9A, Rs＝1Ω);

(ii) Rs＝1, 10, 102, 103Ω (Io1＝10-13A, Io2＝10-9A, RSH＝1012Ω);

(iii) Io2＝10-9, 10-10, 10-11, 10-12A (Io1＝10-13A, Rs＝1Ω, RSH＝1012Ω);

(iv) Io1＝10-13, 10-12, 10-11, 10-10A (Io2＝10-9A, Rs＝1Ω, RSH＝1012Ω)

(d) 예제 6.6에서 성립된 과정을 따라서 첫번째 관계식으로부터 I01과 I02를 계산하기 위해 사용될 수 있는 보조 프로그램을 만들어라. 특히 n+-p계단형 접합으로 가정하여라. 여러분의 주 프로그램을 A＝10-4cm2, NA＝1015/cm3, In＝IP＝I0＝10-6sec를 이용하여 샘플결과를 얻어라. 파라미터의 나머지는 물론 T＝300K에서 Si에 적당해야 한다.

(e) 선형 I-VA그래프에 대한 계산된 결과를 나타내는 (c)부분 프로그램의 수정된 판을 만들어라. 선형 전류축을 0≤I≤10-2A에 제한하여라. (c)부분에 나타난 파라미터의 변화로 부터 생기는 I-VA특성의 선형그래프를 계산하여 기록하여라. 여기서 나온 결과를 (c)부분에서 얻어진 결과와 어떻게 비교하겠는가?

(f) 이 문제에서 얻어진 결과에 대해 일반적으로 진술하여라.

6.22 그림 P6.22에 나타난 특별한 실리콘 p+-n계단형 접합 다이오드를 고려하여라. 0≤x≤xb에서 [eqn: tau _p = ∞]이고 xb≤x≤xc에서 [eqn: tau _p =0]임을 확인하여라. 고준위주입 또는 항복을 유발하는 바이어스를 제외하고 다이오드의 상온 I-V특성에 대한 표현을 전개하여라. 공핍폭(W)는 흥미있는 모든 바이어스에 대해 xb 결과를 넘지 않는다고 가정하여라.

그림 P6.22

6.23 그림 P6.22에 나타난 특별한 실리콘 p+-n접합 다이오드를 다시 고려하여라. xb≤x≤xc영역에서 [eqn: tau _p =0] 대신에 [eqn: tau_p]가 영이 아니지만 여전히 충분히 작아서 [eqn: L_P <= x_c - x_b]가 되도록 여긴다. 흥미있는 모든 바이어스에 대해 공핍폭(W)는 [eqn: x_b]를 결코 넘지 않는다고 가정하고 고준위주입 또는 항복을 유발하는 바이어스를 제외하고 다이오드의 상온 I-V특성에 대한 표현을 유도하여라.

6.24 최근 디바이스 생산과정에서 디누딩(denuding)이라 불리는 과정이 있는 데, 이 과정은 디바이스의 표면근처의 R-G 중심농도를 감소시키기 위해 사용된다. 300K에서 유지되는 평면 Si P+-n계단형 접합 다이오드는 N0＝1016/cm3의 n형쪽 도핑을 갖는다. 그림 P6.24에서 보여지듯이 디누딩은 [eqn: x=0]에서 부터 [eqn: x= x_b =2μm]까지 n형쪽 영역에서 감소된 R-G 중심농도를 만든다. x＞xb [eqn: x]형쪽에서 R-G 중심농도는 [eqn: N_T2 = 100N_T1]이다.

그림 P6.24

(a) 접합의 내부전압 (Vbi)는 얼마인가?

(b) 다이오드 항복전압 (VBR)은 얼마인가?

(c) n형쪽 공핍영역 끝을 [eqn: x=x_b]로 확장시키기 위해 필요한 인가된 전압은 얼마인가?

(d) 소수 캐리어의 수명은 접합근처에서 [eqn: I_P1], x＞xb인 영역에서 [eqn: I_P2]이면, [eqn: I_P1 / I_P2] 비는 얼마인가?

(e) 인가된 전압의 함수로서 다이오드에서 흐르는 확산전류[eqn: (I_OFF )]에 대한 표현을 완성하여라. 전개를 간단히 하기 위해 [eqn: L_p1 >>x_b]로 가정하고 n형쪽 접촉이 공핍영역 끝으로 부터 수 [eqn: L_p2] 확산길이라고 여기자. 다이오드가 역방향 바이어스될 때 [eqn: V_A]에 대한 예측된 [eqn: I_OFF]특성을 스케치하여라.

(f) [eqn: 0<=x <=x_b]에서 [eqn: tau _o_1]≅[eqn: tau _p_1], [eqn: x>x_b]에서 [eqn: tau _o_2]≅[eqn: tau _p_2]라고 가정하고 다이오드가 수 [eqn: kT/q] 볼트보다 큰 역방향 바이어스될 때 인가된 전압의 함수로서 R-G 전류([eqn: I_R-G])에 대한 표현을 완성하여라. [eqn: V_A]에 대한 예측된 역방향 바이어스 [eqn: I_R-G]특성을 스케치하여라.

7. pn접합 다이오드 : 소신호 어드미턴스

7.1 서론

이 장에서는 pn접합 다이오드의 소신호 응답을 모델링하고 검토한다. 작은 정현파전압(va)은 그림 7.1에 나타난 것처럼 다이오드를 통과하여 흐르는 교류전류(i)를 만들며 인가된 직류바이어스에 겹쳐진 것으로 고려된다. 다이오드와 같은 수동소자의 교류응답은 소신호 어드미턴스, Y＝i/va을 명확히 함으로써 분석된다. 응답정보는 소신호 등가회로의 사용을 통해서 전달될 수 있다. pn 다이오드의 접합영역 응답은 capacitance(C)와 conductance(G) 요소들을 가지며

식 (7.1)

형태의 admittance를 나타내는 데, 여기서 j＝[eqn: SQRT {-1}], ω는 교류신호의 각주파수이고 단위는 rad/sec이다. 전체 다이오드를 모델링하고 임의의 직류 바이어스 상태에 대해 상응하는 등가회로가 그림 7.2에 나타나 있다. 그림에서 커패시턴스와 컨덕턴스 심벌을 통과하는 화살표는 C와 G가 인가된 직류 바이어스의 함수임을 나타낸다. 6장에서 소개된 직렬저항 Rs는 접합영역 밖에서 다이오드 부분을 모델링한다. Rs는 어떤 응용에서 다이오드의 성능을 제한할 수 있지만, 큰 순방향 바이어스를 제외하면 접합 임피던스에 비해 매우 작다. 특별한 언급이 없으면 Rs는 무시되는 것으로 가정할 수 있다.

접합영역의 어드미턴스에 대한 명확한 표현을 하는 데 전개를 두 부분으로 나누는 것이 편리하다. 우선 다이오드가 역방향 바이어스가 된 것으로 간주하자. 역방향 바이어스될 때, 다이오드 컨덕턴스는 작고 Y≅jωC이다. 또한, 역방향 바이어스 정전용량은 디바이스안의 다수캐리어 진동에 연결된다. 두번째 부분은 컨덕턴스가 무시될 수 없고 소수캐리어가 전체적인 응답에 기여하는 순방향 바이어스를 다룬다.

7.2 역방향 바이어스 접합

7.2.1 일반적 정보

IC와 다른 회로에서의 많은 “커패시터(capacitor)”는 역방향 바이어스된 pn접합 다이오드이다. 그림 7.3에 주어진 C-V 샘플 데이터는 관찰된 의존성을 나타낸다. 역방향 바이어스에서 pn접합 다이오드의 일반적 교류 움직임은 교류신호가 바이어스 주기에 따라 진행될 때 다이오드안에서 일어나는 현상을 검토함으로써 설명될 수 있다. 직류 바이어스에 교류신호가 중첩됨으로써 접합에 걸리는 총 전압강하는 VA＋va가 된다. va 주기의 양의 부분동안 교류신호는 접합에 걸리는 역방향 바이어스를 조금 감소시키고 공핍폭은 그림 7.4(a)에 보여지는 것처럼 작게 수축한다. 계단형 접합을 가정하여 그려진 그림 7.4(b)의 ρ그래프는 공핍영역의 양쪽편에서 전하의 상응하는 감소가 있다는 것을 강조한다. 교류신호가 역으로 되어 음으로 갈 때, va는 접합에 걸리는 총 역방향 바이어스를 VA보다 크게 증가시키고 공핍폭은 정상상태값 이상으로 증가한다. 정상상태보다 큰 공핍폭은 접합의 양쪽편에서 공핍영역의 전하를 증가시키게 된다. 그래서 교류신호의 전체적인 효과는 정상상태값에 대한 공핍폭의 작은 진동과 그림 7.4(c)와 (d)에 나타난 것처럼 전하밀도 진동 ∆ρ로 보여질 수 있다. ∆ρ그래프는 VA±va전하밀도분포로부터 그림 7.4(b)에서의 직류 전하밀도 분포를 제거함으로써 얻어진다.

그림 7.3 증가하는 역방향 바이어스에 따른 다이오드 커패시턴스에서의 완만한 증가. C-V샘플 데이터는 IN5472A로 부터 도발적인 접합다이오드를 유도한다.

전형적으로 수십 밀리볼트(mV) 또는 그 이하인 va의 작은 크기는 정상상태 공핍영역의 끝으로 부터 ∆ρ전하의 최대변위가 극도로 작은 것을 말하고 있다. 교류상황은 물리적으로 평행한 커패시터 안에서 일어나는 것과 동일하다. 다이오드 정전용량은

식 (7.2)

로 결론지어 진다. 공핍폭진동과 관련된 커패시턴스는 접합 또는 공핍층 정전용량으로 알려지고 아래첨자 J에 의해 구별된다. 다른 큰 전하진동이 없기 때문에, 다이오드가 역방향 바이어스된 다면 C=GJ이다. 또한, W는 증가하는 역방향바이어스에 따라 증가한다는 것을 알고 있다. 그러므로 1/W에 비례하는 GJ는 실험적 관찰(그림 7.3)과 일치하며, 증가하는 역방향 바이어스에 따라 감소하는 것으로 예측된다.

그림 7.4 공핍층 전하의 모습. 인가된 교류신호에 대한 (a) 공핍폭과 (b) 총 전하밀도 진동. (c) va＞0과 (d) va＜0에서의 전하밀도

그런데, 정상상태값에 대한 공핍폭의 진동에 대해서 한가지 사항이 명확히 되어야 한다: 이 진동을 달성하기 위해 다수캐리어는 교류신호와 동기되어 영향받은 영역으로, 영역밖으로 빠르게 움직여야 한다. 다시 말해, 캐리어들은 직류 바이어스인 것처럼 교류 신호에 응답하는 것으로 가정된다. 이것이 일어났을 때, 디바이스는 준정적으로 교류신호를 따른다고 말해진다.

7.2.2 C-V 관계

주어진 다이오드로 부터 예측되는 전압의존성에 대한 정확한 정전용량은 식 (7.2)에서 W를 인가된 전압에 W를 관련지우는 적당한 표현으로 배치함으로써 성립된다. 5장에서 접합정전학을 다룰 때, VA에 대한 W관계식은 도핑단면도에 따라 변하는 것을 보았다. 5장해석은 특히

식 (7.3)

과

식 (7.4)

를 만드는데, NB는 비대칭적인 계단형 접합의 저농도로 도핑된 쪽에서의 도핑 (NA 또는 ND)이고 a는 선형 경사상수이다.

비록 식 (7.3)과 (7.4)가 식 (7.2)에 대입될 수 있더라도 넓은 범위의 단면도에 유용한 하나의 일반화된 관계식을 다루는 것이 더욱 편리하다. VA에 대한 일반화된 W 관계식을 전개시킬 때 고농도로 도핑된 한쪽편을 갖는 단면도와 지수법칙

식 (7.5)

에 의해 서술되는 저도핑된 쪽에서의 농도를 고려하는데, 식 (7.5)에서 b＞0, m은 주어진 단면도에 대한 상수이다. 선택된 m값에 대한 한쪽편 지수법칙 단면도의 예가 그림 7.5에 나타나 있다.

m=0, m=1은 각각 비대칭 계단형 접합과 한쪽편 선형 경사 접합에 대응한다. 또한 음의 m값이 허용된다. m<0일 때, 접합으로부터 멀어짐에 따라 도핑이 감소하는 단면도는 초계단형이라고 일컬어진다. 초계단형 접합은 이온주입또는 에피택시에 의해 형성될 수 있다.

그림 7.5 한쪽편 지수법칙 단면도 : (a) 선형경사, (b) 계단형, (c) m＝-1인 초계단형

한쪽편 지수번칙 단면도를 갖는 pn접합안에서 m>-2에대한 공핍폭 의존도는

식 (7.6)

이다. 식 (7.6)의 유도는 예제로 남겨진다. m＝0일 때, b＝NB에 대해－trailing(x)가 없는 NB는 위치에 독립된 상수로 이해된다－식 (7.6)은 식 (7.3)으로 감소된다. 식 (7.6)에서 m=1, b=a/4로 하면 식 (7.4)†가 된다. 만족된 식 (7.6)은 인정할만한 결과를 낳고 식 (7.6)을 식 (7.2)에 대입함으로써 다음과 같이 결론짓는다.

식 (7.7)

다른 한편으로

식 (7.8)

을 소개하는 것이 때때로 편리하고 VA=0에서 정전용량의 측면에서

식 (7.9)

식 (7.7)/(7.9)에 의해 서술된 정전용량-전압변화의 장점을 이용하기 위해 제작된 pn접합 다이오드는 버랙터(varactor)라고 한다. 버랙터는 변수(variable)와 리액터(reactor)의 합성어인데, 리액터는 디바이스의 리액턴스＝1/jwC에대한 암시이다. 버랙터 다이오드는 파라미터 증폭, 고조파 생성, 믹싱, 검색, 전압변화동조 등에서 널리 사용된다. 그런 응용분야에서 주어진 전압범위에 대해 최대 정전용량비를 나타내는 다이오드를 사용하는 것이 종종 바람직하다. 이러한 장점은 동조비율(TR)로 불리어 진다. -VA/Vbi≫1인 역방향 바이어스에 대해 식(7.9)을 검토하면

식 (7.10)

을 발견한다. 식 (7.10)으로부터 명백하듯이, 가장 큰 동조비율은 가장 작은 m값을 갖는 디바이스로 부터 유도된다－TR은 선형(m＝1)으로 부터 계단형(m＝0)으로, 초계단형(m<0)접합으로 변함에 따라 증가한다. 이것은 초계단형 단면도에 대한 관심과 초계단형 버랙터 다이오드의 상업적 이용성을 설명한다.

-----------------

†식 (7.4)는 양쪽 선형 경사접합에 대해 적합하다. b는 단면도에서의 차이를 설명하기 위해 a대신에 a/4에 같게 되어야 한다.

(c) 예 제 7.1

문제 : 식 (7.7)은 완전히 전개된 정전용량-전압특성을 계산하여 그리기 위해 사용될 수 있다 ; “보편적”표준화된 C-V곡선은 식 (7.9)을 사용하여 만들어진다. 예측된 C-V특성의 일반적 성질을 검토하기 위해 선형경사, 계단형, m＝-1인 초계단형 접합다이오드에 적합한 표준화된 VA/Vbi에 대한 CJ/CJ0곡선을 계산하여 그려라. 전압축을 -25≤VA/Vbi≤0으로 제한하여라. 결과에 대해 토의하여라.

풀이 : 표준화된 특성은 식 (7.9)를 이용하여 계산되었다. MATLAB 프로그램 목록과 결과그래프(그림 E7.1)는 다음과 같다. 계단형 접합 곡선은 Vbi～1V로 가정하면 그림 7.3에 나타난 실험결과에 알맞는 상당한 적합성을 제공한다. 또한 VA＝0이 VA1에 대해 사용되고 비슷한 Vbi값을 가정하면 VA2를 사용하는 동조비율 [CJ(VA1)/CJ(VA2)]은 명백히 초계단형 다이오드에 대해서는 우수하고 선형계단형 다이오드에 대해서는 나쁘다.

MATLAB 프로그램

그림 E7.1

7.2.3 파라미터 추출

pn접합 다이오드와 다른 디바이스로 부터의 C-V 자료는 디바이스 파라미터, 즉 접합의 저도핑된 쪽에서의 평균도핑 또는 도핑단면도를 결정하기 위해 사용된다. C-V측정은 디바이스의 분석과 시험에서 매우 일반적이어서 자동화된 시스템은 C-V 자료를 얻고 분석하는데에 유용하다. 측정은 파라미터 추출의 중요한 요소이기 때문에, 자동화된 C-V시스템의 간단한 설명으로 부터 시작한다.

C-V 시스템이 그림 7.6에 개략적으로 나타나 있다. 시험중인 디바이스가 비대칭적으로 도핑된 계단형 접합이라고 가정하자. 가정된 접합단면도에 대해 식 (7.7)에서 m→0, b→NB이다. 또한 식 (7.7)의 양변의 역수를 취하고 제곱하면

식 (7.11)

을 얻는다. 식 (7.11)은 VA에 대한 1/CJ2의 그래프가 NB에 반비례하는 기울기와 외삽된 1/GJ2＝0을 갖는 직선이라는 사실을 가리킨다. 그래서 다이오드의 면적 A가 알려진다고 가정하면, NB는 그래프의 기울기로 부터 유도된다. 정확성을 말할지라도, NA에 대한 직선 1/CJ2그래프 또한 다이오드가 계단형 접합으로 모델링될 수 있다는 사실을 보여준다. VA에 대한 1/CJ2그래프에 기초를 둔 C-V데이타의 샘플해석은 예제 7.2에 나타나 있다.

그림 7.6 정전용량-전압(C-V) 측정시스템의 스케치

예 제 7.2

문제 : 제작자는 IN5472A가 영역 A=3.72×10-3cm2를 갖는 것을 나타내고 있다. 보호층은 다이오드접합을 단락하는 2pF 표유정전용량을 전형적으로 소개한다. 그림 7.3에 나타난 측정된 IN5472A C-V 데이터를 이용하여 VA에 대한 1/CJ2그래프 기술을 접합의 계단특성을 확인하고 p형쪽 도핑농도를 결정하는데에 적용하여라. 또한 Vbi의 유도된 값을 인용하여라.

풀이 : IN5472 C-V 데이터의 VA에 대한 1/CJ2 그래프가 그림 E7.2에 나타나 있다. 그래프를 그리기 앞서, 2pF이 보호층에 의한 단락정전용량을 옳게하기 위해 모든 측정된 정전용량 값으로부터 공제되었다. (CJ＝C－2pF). 그림 E7.2 데이터 점들은 거의 완벽한 직선으로 놓여져 있는 것으로 보여진다. 접합은 계단형이다. 데이터에 적합한 최소제곱을 하면

식

이 나오는데, CJ는 패러드(Farad) 단위이고 VA는 볼트(V) 단위이다. 식 (7.11)을 이용하면,

식

과

식

그림 E7.2

유도된 Vbi는 NA≅9×1015/cm3 p형쪽 도핑으로 부터 기대된 것보다 낮다는 것을 알아야 한다. C-V 자료로부터 유도된 Vbi값은 심각한 외삽 실수에 처하게 되고 금속적 접합의 근처에서의 도핑변화에 민감하게 된다.

접합의 저도핑된 쪽에서 위치에 따른 도핑변화는 도핑 단면도의 성질에 대한 정보없이 C-V 자료로부터 직접 유도될 수 있다. 위치에 따른 도핑농도는

식 (7.12)

식 (7.13)

을 이용하여 계산되는데, 여기서 x는 금속적 접합으로부터 측정될 때 다이오드의 저도핑쪽으로의 거리이다. 식 (7.11)계단형 접합 관계식을 식 (7.12)에 대입하면 필요로하는 위치에 독립적인 결과가 나온다.

위치의 합수로서 도핑을 결정하는 과정을 단면이라고 한다. 식 (7.12)/(7.13)을 이용하여 결정된 단면도는 도핑이 빠르게 변하는 위치의 함수이고 단지 접합의 제한된 부분만이 검색될 수 있다면 부정확하게 된다. 또한, 그 결과는 C-V데이타의 경사또는 기울기가 필요하기 때문에 “노이즈화”되는 경향이 있다. 그럼에도 불구하고, C-V 단면은 구현하기가 상대적으로 간단하고 전형적으로 유용한 결과를 산출하기 때문에, 폭넓게 이용된다. 그림 7.6 C-V 시스템에 의해 자동적으로 진행된 초계단형 접합 다이오드의 샘플 단면도가 그림 7.7에 다시 나와있다.

그림 7.7 초계단형 동조다이오드(ZC809)의 도핑 단면도. 그림 7.6 C-V 측정시스템으로부터의 결과. x는 금속적 접합으로 부터 저도핑된 쪽으로의 거리이다.

7.2.4 역방향 바이어스 컨덕턴스

정의에 의해 다이오드의 미분 직류 컨덕턴스는 교류 동작점에서 I-V 특성의 기울기, dI/dV이다. 다이오드가 준안정적으로 교류신호에 응답한다고 가정하면, 교류 컨덕턴스＝[eqn: TRIANGLE I / TRIANGLE V]＝dI/dV = 미분 직류 컨덕턴스이다. 우리의 관심을 다이오드가 준안정적으로 교류신호를 따를수 있는 주파수에 제한하고 관련된 낮은 주파수 컨덕턴스에 대한 심벌 Go을 도입하면, 우리는

식 (7.14)

을 쓸 수 있다.

I＝Ioexp(qVA/kT)－1]인 이상적 다이오드에 대해

식 (7.15)

역방향 바이어스가 이상적 다이오드에서 수 kT/q 볼트를 넘을 때, I→Io고 식(7.15)로 부터 Go→0임을 알게된다. 이것은 역방향 바이어스 I-V 특성이 포화되고 이상적 I-V 곡선의 기울기가 0으로 간다는 사실과 일치한다. 직류 재결합-생성 전류가 주어진 다이오드에서 우세하다면 수 kT/q 볼트보다 큰 역방향 바이어스에 대해

식 (7.16)

여기서 W에 대한 식 (7.6)이 사용된다. R-G 전류가 우세할 때, 식 (7.16)은 접합의 도핑단면도에 따라 변하는 정확한 전압의존성에 따라 모든 역방향 바이어스에서 잔류컨덕턴스가 존재한다는 것을 나타낸다.

접합의 형태 또는 우세한 전류요소에 관계없이, 식 (7.14)는 언제나 Go를 결정하기 위해 측정된 I-V특성에 적용될 수 있다는 사실이 강조되어야 한다.

예 제 7.3

문제 : 그림 6.10(b)에 나타난 역방향 바이어스 I-V특성을 보여주는 다이오드는 VA＝-10에서 CJ=63pF의 측정된 접합 정전용량을 갖는다. 다이오드의 직렬저항은 예제 6.8에서 1Ω으로 평가되었다. 직류 동작점이 VA＝-10V이고 교류 주파수가 f＝100kHz라고 하면 Rs와 G=Go는 디바이스의 어드미턴스의 모델링에서 종합적으로 무시될 수 있음을 보여라.

풀이 : 그림 6.10(b)는 낮은 주파수 컨덕턴스를 평가하기 위해 사용될 수 있다. 우리는

식

을 알고 있다. 비교에 의해, 동작 바이어스와 주파수에서

식

용량성(capacitive) 요소는 전도성(conductive) 요소보다 매우 크고 Y≅jwCJ.

다음, 직렬저항에 대해서 알아보자. Rs는 Y와 직렬로 연결되기 때문에, |Z|＝1/|Y|와 Rs를 비교할 필요가 있다. 여기서

Rs≅1Ω

와

[eqn: 1 over wC_J = 2.52×10^4 OMEGA]

임을 발견하게 된다. 접합의 리액턴스는 직렬저항보다 매우 크다. 주어진 동작조건에 대해 다이오드는 순수한 커패시터로서 보여진다.

7.3 순방향 바이어스 확산 어드미턴스

7.3.1 일반적 정보

정전용량은 디바이스 구조안의 전하진동으로부터 생긴다. 역방향 바이어스 해석에서 소개된 접합 정전용량은 정상상태 공핍폭에 비해 다수 캐리어의 움직임에 의해 생긴다. 소수 캐리어농도 또한 교류신호 응답에서 공핍영역 끝에 대해서 진동한다. 그러나 소수캐리어 수는 역방향 바이어스 상태에서 매우 작게되어 어드미턴스에 대한 기여가 무시된다. 순방향 바이어스는 다수캐리어에 관한한 새로운 것을 발생시키지 못한다. 이 캐리어들은 여전히 공핍영역끝 주위를 움직이며 접합 정전용량을 만든다. 사실, 앞절에서 전개된 CJ 관계식은 수정없이 순방향 바이어스에 적용될 수 있다. 순방향 바이어스에서 새로운 사실은 교류신호응답에서 소수캐리어 전하로부터의 중요한 기여이다.

6.1.4절의 이상적 다이오드결과의 검토에서 알려졌듯이 다이오드의 순방향 바이어스는 공핍영역 근처의 준중성영역에서 소수캐리어의 축적을 유발한다. 축적은 증가하는 순방향 바이어스에 따라 점점 커진다. 교류신호에 대한 응답에서 접합에 걸리는 전압강하는 VA+va로 변하고 과잉 소수캐리어 분포는 그림 7.8(a)에서 나타난 직류값을 진동한다. 이것은 추가적인 정전용량을 만든다. 만약 소수캐리어가 정적으로 신호를 따를 수 있다면 캐리어들은 그림의 두 직선사이에서 조화되어 움직인다. 그러나, 소수캐리어의 공급과 제거는 다수캐리어처럼 빠르지 않다. 소수캐리어 수명의 역수에 근접하는 각 주파수에서 소수캐리어 전하진동은 교류신호와 동기되는데 어려움을 갖는다. 결과는 그림 7.8(a)에서 나타난 파동분포와 같은 전하를 띤, 캐리어의 위상이 다른 공간적 변화이다. 위상이 다른 전하진동은 관찰된 컨덕턴스를 향상시키고 관찰된 정전용량을 감소시킨다. 다시말해, 소수캐리어 진동과 관련된 정전용량과 컨덕턴스는 주파수와 독립적인 것으로 예측된다.

그림 7.8  확산 어드미턴스. (a) 확산 어드미턴스를 만드는 소수캐리어 전하변동. (b) pn접합 다이오드에 대한 순방향 바이어스 소신호 등가회로 (직렬저항은 무시된 것으로 가정된다.)

공핍영역끝 주위에서 축적된 소수캐리어는 확산전류에 의해 발생되기 때문에, 소수캐리어 전하진동에 관련된 어드미턴스는 확산 어드미턴스 YD라고 불리운다. 일반적으로,

식 (7.17)

이고, CD와 GD는 각각 확산 정전용량과 확산 컨덕턴스이다. 전체적인 순방향 바이어스 어드미턴스는 물론 그림 7.8(b)에 나타난 접합 정전용량과 확산 어드미턴스의 병렬결합이다.

순방향 바이어스 어드미턴스의 측정은 역방향 바이어스 정전용량측정보다 많은 어려움을 나타낸다. 다이오드가 순방향 바이어스될 때 흐르는 더 큰 직류전류는 거의 모든 상업적으로 이용하는 C-V 시스템에서 탐색회로와 바이어스회로에 부하를 주는 경향이 있다. Si 다이오드의 상온측정에서 십분의 수 볼트의 순방향 바이어스는 종종 잘못된 결과 또는 측정의 자동차단을 유발한다. 그림 7.9는 순방향 바이어스를 측정할 수 있는 HP4284A LCR미터이다. 설치된 001 선택을 갖는 HP4284A는 직류전류가 0.1A 까지 올라가는 loading 문제를 최소화하는 특별한 절연회로를 포함한다. 장비의 가장 유용한 부분인 HP4284A는 20Hz에서 1MHz까지의 주파수, 5mV 에서 20Vrms 까지 교류 신호의 변화, ±40V 사이의 직류바이어스에서의 동시적인 정전용량과 컨덕턴스 측정을 가능하게 하고, 0.01 femtofarad 에서 10 F 까지의 범위가 요구되는 정전용량 검색력을 가능하게 한다. 이 장치는 기본적으로 single-point 측정을 하지만, 주파수, 직류바이어스 또는 교류신호준위의 10개의 작동값을 통해 자동적으로 순환할 수 있다.

그림 7.9 순방향 바이어스 측정에 사용되는 Hewlett-Packard 4284A LCR 미터. 부착된 프린터는 데이터의 hard-copy 기록을 편리하게 제공한다.

7.3.2 어드미턴스 관계식

확산 어드미턴스에 대한 관계식을 얻는 것이 어렵지는 않지만, 수학적 전개가 다소 길다. 직설적으로 이상적 다이오드유도는 직류가 직류와 교류의 합에 의해 대치되어 반복된다. 분리된 해는 교류에 의해 구해진다. 일단 해가 교류 전압의 함수로서 교류전류에 대해 얻어지면, 어드미턴스는 Y＝i/va로부터 계산된다. 또 다른 방법으로, 교류전류 해는 두 개의 공식을 같게 놓음으로써 직류전류 해로부터 얻어질 수 있다. 여기서는 두 번째 방법을 따른다.

해석중인 디바이스는 p+-n접합 다이오드로 간주된다. 직류 바이어스에 중첩된 교류신호에 대해 풀리는 n형쪽 소수캐리어 확산방정식은

식 (7.18)

이다. 교류신호가 sine 또는 cosine함수로 가정하면

식 (7.19)

로 쓸수 있는데, 여기서 △pn는 △pn(x,t)의 직류성분이고 n는 교류성분의 크기이다. △pn(x,t)에 대한 표현 식(7.19)를 식 (7.18)에 대입하고 시간에 대해 미분하면

식 (7.20)

식 (7.20)에서 직류항과 교류항이 각각 균형을 이루어야 한다. 그래서 같은 항을 모은 후 교류전류를 간단히 하면

식 (7.21a)

식 (7.21b)

을 얻는다. 식 (7.21a)는 일반적인 정상상태 소수 캐리어 확산방정식으로서 인식된다. 확산방정식의 교류형 식 (7.21b)가 τp가 τp/(1+jwτp)로 대치된 것을 제외하면 정확히 같은 형태를 갖는다는 것에 주의하자.

식 (7.21)을 푸는데 있어서, 보통의 경계조건이 x＝∞이다; 즉, △pn(∞)＝n(∞)＝0 에서 적용된다. 그러나, x＝xn에서 경계조건은

식 (7.22)

또는

식 (7.23)

식 (7.24a)

식 (7.24b)

앞에서 va는 교류신호의 크기로 이해된다.

교류 소수캐리어 확산방정식이 τp → τp/(1+jwτp)을 제외하면, 직류방정식에 대한 다른 형태에서 동일하고, 경계조건도 [exp(qVA/kT)-1] → [(qva/kT)exp(qVA/kT)]을 제외하면 같기 때문에 교류와 직류 전류해는 τp에 대한 언급된 수정과 전압요소를 제외하면 동일해야 한다. p+-n 다이오드에 대해

식 (7.25)

그래서, τp와 전압요소를 대치시키면

식 (7.26)

또는 이상적 다이오드의 낮은 컨덕턴스(식 7.15) 측면에서

식 (7.27)

식 (7.28)

라고 결론 지을수 있다. n+-p 다이오드에 대해 식(7.28)에서 τp →τn. 양쪽 접합이 주어지면 Go는 n형 요소와 p형 요소로 분리되고 각각 적당한 [eqn: SQRT { 1+jw tau }] 성분이 곱해져야 한다.

식 (7.28) p+-n 다이오드에 대한 확산 어드미턴스가 실수부와 허수부로 분리되고, 그 결과가 식 (7.17)과 비교된다면

식 (7.29a)

식 (7.29b)

GD와 CD는 직류 바이어스(Go를 통해)와 신호주파수의 함수로 알려져 있다. Go가 exp(qVA/kT)처럼 변함에 따라 확산요소는 증가하는 순방향 바이어스에 따라 매우 빠르게 증가한다. CJ는 작은 순방향 바이어스에서 교류응답을 지배하는 반면에, 확산 정전용량은 순방향 바이어스가 증가됨에 따라 접합 정전용량을 능가하고 결과적으로 보이지 않게된다. wτp≪1인 낮은 주파수에서 주파수 의존성에 관해서 [eqn: SQRT { 1+w^2 tau _ p^2 } ~≅~1+ w^2 tau _p^2 /2]이고

식 (7.30a)

식 (7.30b)

예를 들어, τp＝10-6sec이면 식 (7.30)에 의해 서술되어진 주파수에 독립적인 응답은 f≲1/(20πτp) ≅16kHz에 대해 예측된다. wτp≳1인 신호주파수에 대해 정전용량이 증가하는 주파수에 따라 감소하는 동안 컨덕턴스는 증가한다. 낮은 주파수 값에 대해 GD와 CD에서의 상대적 변화는 그림 7.10에서 wτp의 함수로서 나타나 있다.

그림 7.10 wτp(p+-n 다이오드) 또는 wτp(n+-p 다이오드)의 함수로서 낮은 주파수에 대해 표준화된 확산 정전용량과 확산 컨덕턴스. (CDo = Goτ/2)

(c) 예제 7.4

문제 : 그림 7.3에 나타난 역방향 바이어스 C-V 데이터를 나타내고 예제 7.2에서 분석된 IN5472A n+-p 계단접합 다이오드는 CJo＝120pF의 바이어스가 없는 접합 정전용량을 가진다. 접합 정전용량 데이터에 가장 잘 맞는 Vbi값은 예제 7.2에서 0.7V로 결정되었다. 예제 6.7에서 나타난 과정을 따르는 I-V데이타로부터 Io＝8×10-13A, n1＝1.22를 얻는다. p형쪽 소수캐리어 수명은 In=5×10-7sec로 측정된다.

(a) w[eqn: tau _n]＝0.01로 가정하고 w[eqn: tau _n]의 임의의 값에 대해 유용한 관계식을 사용하여 주어진 다이오드에 대해 VA에 대한 예측된 CJ, C0, CJ＋C0를 계산하고 그래프로 나타내어라. VA는 0≤VA≤0.65V로 제한한다. 특히 C0＝CJ인 적당한 전압을 표시하여라.

(b) w[eqn: tau _n]＝0.1, 1, 10, 100로 정하여 (a)부분을 반복하여라. 그 결과에 대해 토의하여라.

풀이 : 계산에서 사용된 최초의 문제식은

식

식

과

식

이다. CJ표현은 m＝0인 식(7.9)이다. Co관계식은 τp가 [eqn: tau _n]으로 대체된다. 식 (7.29b)이고 [eqn: tau _n]은 w 제곱근과 관련된다. Go는 다이오드의 비이상화를 설명하기 위해 지수로 삽입된 n1을 갖는 식 (7.15)의 낮은 주파수 컨덕턴스이다.

MATLAB 프로그램 목록과 (a)부분 계산결과가 아래에 다시 나타난다. H94284A LCR 미터(그림 7.9)를 사용하여 INS472A로 부터 유도된 실제적인 순방향 바이어스 C-V데이타가 그래프에 포함된다. 접합 정전용량은 낮은 순방향 바이어스에서 확산 정전용량이 VA≅0.545V에서 Co＝CJ까지 증가합에 따라 우세한 것으로 알려진다. 예측대로 w[eqn: tau _n]<1에 대해 같은 계산결과가 얻어진다. w[eqn: tau _n]＝1보다 크게 w[eqn: tau _n]이 증가함에 따라 Co는 모든 바이어스에서 감소하고 Co＝CJ인 점은 더 높은 전압으로 움직인다. 각각 w[eqn: tau _n]＝10, 100일 때 VA≅0.575V, 0.62V에서 Co＝CJ이다.

MATLAB 프로그램

그림 E7.4

7.4 요  약

이 장은 pn접합 다이오드의 소신호 응답을 검토하고 모델링하는 데 목적을 두었다. 내용은 다이오드의 역방향 바이어스와 순방향 바이어스 두부분으로 나뉘어진다. 역방향 바이어스일 때 pn접합 다이오드는 기능상으로 축전기와 같다. 다이오드의 정전용량은 잘 알려진 평행판 축전기 공식(식 7.2)을 사용하여 계산될 수 있다. pn접합 다이오드는 다이오드 정전용량이 증가하는 역방향 바이어스에 따라 감소하는 점에서 표준적인 축전기와 다르다. 역방향 바이어스 접합 정전용량은 교류신호에 대한 응답으로 정상상태 공핍폭에서 다수캐리어의 움직임으로 부터 물리적으로 발생한다. 역방향 바이어스 다이오드는 많은 회로 응용에서 축전기와 가변축전기(버랙터)로서 이용된다.

다이오드가 순방향 바이어스일 때, 공핍영역에 가까운 준중성 영역에서 소수캐리어의 중요한 축적이 존재한다. 교류신호에 대한 응답으로 소수캐리어 전하의 진동은 추가적인 어드미턴스 요소, 확산 어드미턴스를 만든다. 확산 어드미턴스에 대한 표현은 이상적 다이오드 방정식을 적당히 모델링함으로써 성립된다. 확산 어드미턴스요소는 결과적으로 순방향 바이어스가 증가됨에 따라 관찰되는 어드미턴스를 지배하는 직류바이어스의 강한 함수이다. w[eqn: tau _n]≥1인 신호 주파수에서 소수 캐리어는 교류신호를 따르는 문제점을 가지며 결과적인 위상차 진동은 확산 정전용량을 희생시키고 확산 컨덕턴스를 향상시킨다.

연습문제

문제안내표

7.1 퀴즈

가능한 한 간단하게 다음 질문에 답하여라.

(a) 접합 정전용량의 물리적 기원은 무엇인가?

(b) n+-p접합의 m＝-1 초계단형 단면도를 그려라.

(c) 준정적으로를 정의하여라.

(d) 버랙터를 정의하여라.

(e) 단면도를 정의하여라.

(f) 순방향 바이어스와 역방향 바이어스 모두를 나타내는 이상적 다이오드의 낮은 주파수 컨덕턴      스를 그려라. 스케치의 잘못된 표현을 예측하기 위해 필요한 진술을 하여라.

(g) 확산 어드미턴스의 물리적 기원은 무엇인가?

(h) wτp≳1일 때 증가하는 wτp에 따라 확산 컨덕턴스가 증가하는 이유는 무엇인가?

7.2 식 (7.5)에 의해 서술된 한쪽편 지수법칙 단면도가 주어지고 5장에서 나타난 과정을 따라서 식 (7.6)을 유도하여라. NB(x)=No(x)인 p+-n접합을 가정하여라. m>-2을 설정하는 것이 필요한 이유는 ?

7.3 (a)실험 데이터와 직접 비교될 수 있는 완전히 구현된 역방향 바이어스 C-V곡선을 나타내는      컴퓨터 프로그램을 완성하여라. 프로그램은 300K에서 유지되는 Si p+-n계단형 접합다이오드      로 부터의 데이터와 비교하기 위해 특별히 구성되어야 한다. 다이오드 영역(A), 저도핑농도       (NB), 가장 큰 역방향 바이어스 전압(|VA|max)이 입력변수가 된다.

(b) A=3.72×10-3cm2, NB=8.84*1015/cm3을 이용하여 그림 7.3에 나타난 실험결과와 여러분의 프     로그램 결과를 비교하여라. 예제 7.2에서 언급된 Vbi결과가 실험과 이론사이의 일치에 대해       어떤 영향을 갖는가? - 설명하여라.

(c) 저도핑 농도가 접합 정전용량에 어떻게 영향을 미치는가? 여러분의 대답을 증명하여라.

주의:더 큰 도전을 하려는 사람은 어떠한 한쪽 지수법칙 단면도를 다루기 위해 이 문제에서     컴퓨터 프로그램을 일반화하는 것을 고려해야 한다.

7.4 IN4002는 자동차 설계와 다른 응용분야에서 이용되는 유명한 4000시리즈 일반목적 다이오드의 하나이다. IN4002 p+-n접합 다이오드로부터 C-V 자료가 표 p7.4에 나타나 있다. 데이터는 싸여진 다이오드를 단락시키는 표류정전용량을 설명하기 위해 고쳐졌다. 다이오드 단면도가 계단적이고 A＝6×10-3cm2라고 가정하고 저도핑 농도와 “가장 잘 맞는” Vbi를 결정하기 위해 이 책에서 서술된 그래프 접근법을 적용하여라. (ⅰ) 데이터를 통과하는 직선을 “직접 봄”으로써, (ⅱ) 데이터에 적합한 최소제곱을 수행함으로서 얻어진 결과를 인용하여라.(주의 ; IN4002는 예제 7.2의 IN5472A처럼 이상적으로 계단적이지 않다. 여러분의 그래프 점이 직선으로 부터 조금 벗어났다고 해도 놀라지 마시오.)

표 p7.4 IN4002 역방향 바이어스 C-V 자료

7.5 식 (7.12)와 (7.13)을 유도하여라. 힌트:예를 들어 9.43 참고문헌 [3]을 보아라.

7.6 C-V 자료 입력을 받아서 식(7.12)와 (7.13)에 기초를 둔 x에 대한 NB(x) 단면도의 그래프를 나타내는 컴퓨터 프로그램을 만들어라. 표 P7.4에 있는 IN4002데이타를 이용하여 여러분의 프로그램을 시험하여라.

7.7 그림 7.10의 정확성을 증명하여라. wτp의 함수로서 낮은 주파수 값에 대하여 표준화된 확산 정전용량과 확산 컨덕턴스를 계산하고 동시에 그려라. 계산을 0.01≤wτp≤100으로 제한하여라.

7.8 주어진 직류 바이어스와 신호 주파수에서 확산 어드미턴스의 용량성(capacitive) 요소와 전도성(conductive) 요소의 상대적 크기는 얼마인가? 이 질문을 대답하기 위해 wτp≪1과 wτp≫1일 때 wCo/GD의 제한 값을 결정하는 식(7.29)와 (7.30)을 첫 번째로 검토하여라. 다음으로 0.01≤wτp≤100에 대해 wτp에 대한 wCo/GD를 계산하여 그려라. 여러분의 그래프는 옳은 제한값에 근접하는가?

7.9 순방향 바이어스 어드미턴스 측정은 접합의 저도핑된 쪽에서 소수캐리어 수명을 결정하기 위해 사용된다. 식(7.30)으로 부터, 주어진 p+-n다이오드에 대해 wτp≪1일 때 C0/GD＝τp/2라는 사실에 주의하여라. IN5472A 다이오드로 부터 순방향 바이어스 C-V데이타 예제 7.4에 나타나 있다. 0.50V와 0.58V 사이의 순방향 바이어스에 대해 상응하는 G1o-VA데이타가 다음 표에 나타나 있다. wτp≪1을 가정하여 나열된 전압의 각각에서 IN5472A n+-p다이오드의 명백한 τp를 결정하여라. 또한 데이터로 부터 유도된 평균 τp을 인용하여라.

표

8. pn접합 다이오드 : 과도 응답

이 장에서는 pn접합 다이오드 해석의 최종 주요부분인 과도 또는 스위칭 응답을 소개한다. 많은 응용에서 pn접합 다이오드는 전기 스위치로서 사용된다. 전류 또는 전압의 펄스가 “on” 상태로 일컬어지는 순방향 바이어스에서 "off"상태로 일컬어지는 역방향 바이어스로, 다이오드를 스위치하기 위해 사용된다. 그 역도 성립한다. 일반적으로 on상태에서 off상태로 가는 것이 turn-off 과도상태 동안이며, 여기서 속도한계가 가장 중요하다. 그리고 turn-off 과도전류에 대해서도 알아보겠다. 단, 해석에서 다이오드는 이상적이라고 가정된다.

8.1 TURN-OFF 과도전류

8.1.1 서  론

그림 8.1(a)에 나타난 스위칭 회로의 이상화된 표현을 고려하여라. t＝0에 앞서 다이오드가 소자내부를 흐르는 정상상태 순방향 전류, IF를 갖고 순방향 바이어스된다고 설정된다. t＝0에서 회로의 스위치가 빠르게 오른쪽으로 움직인다. 스위칭 응용의 사용할 때에 상응하는 다이오드 전류는 IF로부터 인가된 역방향 전압과 일치하는 작은 정상상태 역방향 전류로 순간적으로 감소해야 좋다. 실제로 관찰되는 모습이 그림 8.1(b)에 나타나 있다. 작은 전류 대신에 스위칭 직후에 역방향 전류가 VR/RR～VF/RF이면 순방향 전류에 대해 크기에서 적합하다. 다이오드를 통과하는 전류는 정상상태 값으로 감쇠하기 전에 한정된 시간동안 큰 －IR에서 일정하게 유지된다. 역방향 전류가 일정하게 유지되는 주기가 축적시간 또는 축적지연시간(ts)로서 알려진다. 역방향 전류가 최대크기의 10%로 감쇠되기 위해 필요한 총시간은 역방향 회복시간 (trr)로 정의되고 회복전류(tr)는 trr과 ts사이의 차이이다. 과도전류를 분석하는 시간은 또한 그림 8.1(b)에 도식적으로 정의된다.

그림 8.1 turn-off과도전류. (a) 스위칭 회로의 이상화된 표현 (b) 전류 시간 과도의 분석과 스케치 (c) 전압 시간 과도

i-t 과도상태에 대한 순간적인 다이오드 전압 (vA)의 변화는 그림 8.1(c)에 나타나 있다. (ⅰ) 비록 외부적으로 인가된 전압이 역방향 바이어스 다이오드와 같다고 해도 0<t<ts 동안 접합이 순방향 바이어스로 유지되고 (ⅱ) t＝ts에서 vA＝0이라는 사실을 그림으로부터 특히 주의하여라.

과도응답 해석에서 전원 전압(VF와 VR)이 다이오드에 걸리는 최대 순방향 전압강하(VON)에 비해 크다고 가정한다. 이런 가정하에서

식(8.1a)

와

식(8.1b)

또한, 다음의 정성적, 정량적 해석들은 과도전류의 축적지연부분에 초점이 맞추어진다. 감쇠하는 tr부분이 측정회로에서 표류정전용량에 의해 왜곡되기 때문에 turn-off 과도전류의 분석에서 최초의 그림으로서 인용된 것은 ts이다.

8.1.2 정성적 해석

on상태와 off상태 사이의 스위칭에서 지연의 주요 원인을 증명하는 것은 쉽다. 다이오드의 순방향 바이어스는 공핍영역에 근접한 준중성 영역에서 과잉 소수캐리어의 축적을 발생시킨다. 반대로 다이오드가 역방향 바이어스되었을 때, 공핍영역의 근처에서 소수캐리어의 부족이 발생한다. 간단히 말해, on상태에서 off상태로 변화하기 위해 그림 8.2에 나타난 과잉 소수캐리어가 접합의 양쪽으로부터 제거되어야 한다. 축적지연시간은 축적된 전하가 과도상태의 ts부분동안 다이오드로부터 제거된다는 사실로부터 유래된다.

그림 8.2 on과 off 상태 사이의 스위칭에서 지연을 나타내는 축적된 소수캐리어전하. 역방향과 순방향 소수캐리어농도는 공핍영역 끝에서 조화된 죄표를 갖는 선형척도로 동시에 나타나 있다. 공핍영역안의 x축에서 단절된 현상은 순방향 바이어스와 역방향 바이어스 공핍폭에서의 차이를 보여준다. 빗금친 부분은 스위칭이 완성되는 동안에 제거되어야 하는 소수캐리어를 나타낸다.

6.3.1절의 전하조절해석처럼 준중성 영역에서 과잉 소수캐리어 전하의 제거는 두가지 방법으로 이루어질 수 있다. 하나는, 캐리어가 재결합에 의해 제거될 수 있다. 물론 재결합은 순간적이 아니다; 몇몇의 소수캐리어 수명이 재결합이 캐리어제거의 유일한 수단이라면 on상태로부터 off상태로 가기위해 필요로할 것이다. 캐리어과잉을 줄이는 다른 방법은 영역밖으로의 순캐리어흐름에 의해서이다. 유지된 외부전압이 제거되면 소수캐리어는 다수 캐리어가 되는 접합의 다른쪽으로 간단히 흐를수 있다. 이 역방향 주입은 매우 빠른 비율로 일어날 수 있다. 공핍영역을 가로질러 표류하기 위해 필요한 시간은 단지 W/d～10-10sec이고, d는 공핍영역에서의 평균표동속력이다. 그러나, 초당 제거되는 소수캐리어의 수는 스위칭 회로에 의해 제한된다. 다이오드를 통과하여 흐르는 최대 역방향 전류는 대략 VR/RR＝IR. IR이 작으면 작을수록 캐리어 제거율은 느려진다. 매우 빠른 과도현상은 RR을 짧게 대치함으로써 얻어질 수 있지만 그런 과정은 디바이스의 정격을 넘는 전류 흐름을 만들어 다이오드에게 손상을 입히기 쉽다. 요약하면, 과잉 축적전하를 제거하기 위한 동작은 두가지 메카니즘, 재결합과 역방향 전류흐름이 있다. 어떠한 메카니즘도 순간적이라고 고려될 충분히 빠른 정도로 전하를 제거할 수 없다. 그래서 on상태에서 off상태로 가는 데 지연을 관찰한다.

과도상태의 0<t<ts 부분동안 다이오드가 순방향 바이어스되는 이유를 알아보기 위해, 그림 8.3에 나타낸 것처럼 p+-n접합의 n형쪽에서 정공과잉의 점진적인 제거를 고려하자. 감쇠의 t＜ts 단계동안 공핍영역의 끝에서(x＝xn) 소수캐리어 농도는 평형값보다 크다는 사실을 그림으로부터 알게된다. 공핍끝 경계조건이 VA→vA에 따라 과도상태에서 적용된다. 그래서 vA>0은 공핍영역의 끝에 근접한 소수캐리어의 과잉이 존재함을 나타낸다. 현재의 토의에 관해서 역 또한 성립한다-공핍영역끝에서 평형값을 초과하는 소수캐리어는 접합이 순방향 바이어스된 것을 의미한다. 접합에 걸리는 순방향 바이어스를 유지하는 것은 공핍영역 안과 끝에서의 잔류캐리어과잉이다. 다이오드가 역방향 바이어스가 되는 경우는 x＝xn에서 정공농도가 평형값 아래로 떨어질 때뿐이다.

그림 8.3 0≤t≤ts에 대한 시간의 함수로서 p+-n 다이오드안의 저장된 정공전하의 감쇠.

마지막으로, x＝xn에서 그림 8.3 곡선의 기울기에 관한 것이다. 이상적 p+-n다이오드에서 I＝AJp (xn)＝-qADpd[eqn: TRIANGLE p_n /dx|_x=x_n] 또는

식 (8.2)

t>0 농도곡선은 I<0 때문에 x＝xn에서 증가하는 기울기이어야 한다. 또한, 과도상태의 0<t≤ts 부분동안 i＝-IR＝상수이기 때문에 x＝xn에서 기울기는 그림 8.3의 t>0곡선에 대해 같아야 한다.

예제 8.1

문제 : 관찰된 i-t 과도상태에 중심요소가 어떤 영향을 미치는지 예측하기 위해 다이오드 응답에 대해 얻어진 정성적 관찰을 이용하여라. 예측의 정확성은 정량적 이론을 실험한 후에 점검될 것이다.

문제 설명 다음의 그림들은 i-t 과도상태의 기저선을 포함하고 있다. 점선을 이용하여 기저선 과도상태에 예측되는 수정을 하여라.

(a) IF가 IF'으로 증가된다.

(b) IR이 IR'으로 증가된다.

(c) IP가 감소된다.(짧아진다.)

여러분이 수정된 i-t 그래프에 어떻게 도달했는지 설명하여라.

그 림

풀이 : 그림 E8.1에 나타난 도식적 해답으로 이끌어진 이유는 다음과 같다.

(a) 증가하는 IF는 다이오드안의 축적된 전하를 증가시킨다. 축적된 전하가 증가되고 제거율이 변화하지 않기 때문에 축적된 전하를 제거하는데 더욱 오래 걸린다. ts는 증가하는 것으로 예측된다.

(b) 증가하는 IR은 축적된 전하가 역방향 전류흐름에 의해 제거되는 비율을 증가시킨다. 그래서 이 경우에 축적지연시간은 감소된다.

(c) 짧은 소수캐리어 수명은 캐리어 재결합비율을 증가시키고 ts를 감소시킨다.

그림 E8.1

8.1.3 축적지연시간

정량적 해석

해석을 간단히 하기 위해, 이상적 p+-n 계단형 접합다이오드를 다루고 전하조절근사법을 사용한다. p+-n접합의 p형쪽에서 축적된 전자전하는 n형쪽에서 축적된 정공전하(QP)에 비해서 물론 무시된다. 이상적 다이오드에서 i＝iDIFF이고 6.3.1절에서 식(6.56)을 참고하면

식 (8.3)

해를 구하는 작업을 하면, 0+≤t≤ts에 대해 i＝-IR＝상수이며 t＝0+은 스위칭 직후를 나타낸다. 그래서 식(8.3)은 식(8.4)로 간략화 된다. 식(8.4)에서 QP와 t변수는 분리되고 t＝0+에서 t＝ts까지의 시간에 대해 관찰이 진행된다. 우리는

식 (8.5)

를 얻었으며, 이것은

식 (8.6)

을 도출한다.

식(8.6)에서 나타난 QP(0+)과 QP(ts)는 유도를 완성하기 위해 다루어져야 한다. QP(0+)은 알려진 파라미터로 표현된다. 전하가 순간적으로 제거될 수 없기 때문에 QP(0+)＝QP(0-)이다. 그러나, 스위칭에 앞서서 dQP/dt＝0 과 i＝IF이다. 그러므로 식(8.3)으로부터

식 (8.7)

t＝ts에서 유지되는 축적된 전하 QP(ts)는 많은 문제를 만든다. 식(8.7)을 이용하여 식(8.6)에서 QP(0+)를 제거하고 QP(ts)＝0으로 정하면

식 (8.8)

라고 결론을 내린다.

식(8.8)이 예제 8.1의 정성적 예측과 일치한다. ts는 증가하는 IF에 따라 증가하고, 증가하는 IR에 따라 감소하며 τP에 직접 비례한다. 완전한 [eqn: TRIANGLE P_n (x,t)]해에 기초를 둔 더욱 정확한 해석과 t＝ts에서 잔여 축적전하에 대한 설명은

식 (8.9)

를 나타낸다. 비록 겉보기에는 상당히 다르지만, 식(8.9)해는 예제 8.1의 정성적 예측과 일치한다.

측 정

식 (8.8)과 (8.9)에서 ts는 τP에 비례한다. 또한 ts에 영향을 미치는 다른 파라미터는 스위칭회로에 의해 조절되는 전류 IF와 IR이다. 이런 사실은 turn-off i-t 과도상태를 측정하고 축적지연시간을 알고 식(8.8)또는 식(8.9)로부터 τP를 계산함으로써 비대칭적․접합의 저도칭된 쪽에서 소수캐리어의 수명을 결정하는 것은 상당히 쉬운 문제임을 나타낸다.

μsec 범위로 수명을 갖는 다이오드의 과도응답을 관찰하기위해 사용될 수 있는 측정시스템이 그림 8.4에 나타난다. Tektronix PS5004 직류전원과 FG5010 신호발생기(Fuction Generator)와 결합된 측정회로는 그림8.1(a)의 스위칭회로를 구현한다. 우선, 전원단자에서 인가된 직류바이어스는 IF를 결정한다. 시험다이오드에 인가된 전압의 빠른 스위칭은 함수발생기로부터 유도된 음으로가는 사각파에 의해 제공된다. 축전기의

그림 8.4 과도응답 측정시스템

판에서 전하는 순간적으로 변하지 않기 때문에, 축전기에서의 전압강하는 신호발생기의 출력이 0V에서 미리 선택된 음의 값으로 갈 때 일정하게 유지되어야 한다. 이것은 축전기의 다이오드 쪽에서의 전압이 사각파의 최대치와 같은 양만큼 감소한다. 연속된 전류흐름은 축전기를 방전시키지만, 회로의 RC 시상수는 10-2초 또는 더 커서 전형적인 펄스동안 방전은 무시된다. 시험다이오드를 통과하는 순간적인 전류에 비례하는 전압은 Tektronix 11401 디지탈 오실로스코프를 이용하여 모니터된다. 11401에서 나타난 파형은 즉석에서 해석될 수 있고, 화면데이타는 연속적인 검토를 위해 프린터로 보내질 수 있다.

그림 8.5 전류-시간 turn-off 과도상태의 예. 그림 8.4 측정시스템으로부터 유도된 출력.(y축 표시전압은 다이오드를 통과하는 순간전류에 직접 비례한다.)

시험적으로 측정된 i-t과도상태는 그림 8.5에 다시 나타난다. 응답곡선으로부터 IR/IF≅1.0과 ts≅5.0 μsec이고 식(8.9)을 이용하여 τP＝ts/lλ(1+IF/IR)=7.2 μsec이고 식(8.9)을 이용하여 τP＝22 μsec를 이끌어낼 수 있다. 수명의 좀 더 정확한 결정과 이론이 시험중인 다이오드를 정당히 모델링하는 지에 대한 검사가 IR/IF 비를 바꾸고 그림 8.6에 나타난 IR/IF에 대한 표준화된 ts/τP의 그래프에 가장 잘 맞는 τP를 선택함으로써 얻어진다. 그림 8.6에서 점선과 실선은 각각 식(8.8)과 (8.9)을 이용하여 계산되었다. IN91 Ge 다이오드와 IN4002 Si 다이오드로부터의 실험결과는 그림8.6에 추가된다. τP＝14.5을 사용하면 Ge 다이오드 데이터는 더욱 정확한 이론에 매우 근접될 수 있다. 그러나 Si 다이오드 데이터는 예측된 의존성으로부터 벗어난다. 곡선의 상한과 하한 모드에 적합한 τP의 값은 선택될 수 없다. Si 다이오드는 식(8.8)과 (8.9)의 유도에서 가정된 것처럼 이상적 다이오드가 아니라는 사실이 기억되어야 한다.

그림 8.6 순방향 전류와 역방향 전류의 비에 대한 τP에 대한 표준화된 축적지연시간의 이론값과 측정값. 점선은 식(8.8)을 이용하여 계산되고 실선은 식(8.9)을 이용하여 계산된다. 실험결과는 IN91 Ge 다이오드와 IN4002 Si 다이오드로부터 얻어진다.

8.1.4 일반적 정보

우리는 실제적인 성질의 몇가지 관찰을 가지고 turn-off 과도상태의 토의를 결론짓는다. 첫째, 일반적 규칙으로 ts～τp(또는 τn)이다. 그림 8.6으로부터 명백한 것처럼 증가하는 IR/IF비는 ts를 τP아래로 감소시키지만, IR/IF비의 크기를 제한하는 한계가 있다. 빠른 스위칭응답을 이루기 위한 다른 방법은 짧은 소수캐리어 수명을 갖는 다이오드를 만드는 것이다. τn과 τP가 1/NT에 비례하기 때문에 소수캐리어 수명은 다이오드의 제조동안 R-G 중심의 의도적인 주입에 의해 감소될 수 있는데, 여기서 NT는 R-G 중심농도이다. Si 디바이스에서 소수캐리어 수명의 감소는 일반적으로 금(Au)을 Si로 확산시킴으로써 이루어진다. 그러나, 다이오드에 추가될 수 있는 R-G 중심농도에는 한계가 있다. 짧은 수명은 더욱 빠른 스위칭을 만드는 반면에, 또한 비례적으로 R-G전류(IR-G∝1/τo)을 증가시킨다. 높은 R-G 중심농도는 off상태전류를 받아들일 수 엇는 수준까지 증가시킨다. 도너또는 억셉터 농도에 근접하는 R-G 증심농도는 다이오드 정전학에 영향을 미친다. 어쨰든, 극도로 큰 R-G 중심농도를 갖는 pn접합 다이오드에 대해서는 필요가 없다. 쌍극 접합 트랜지스터(BJT)와 금속-반도체 다이오드처럼 극소수의 축적된 캐리어를 갖는 다른 디바이스는 응용이 나노초(ns)이하의 스위칭시간을 필요로할 때 사용에 유용하다.

마지막으로, 계단회복 또는 스냅백 다이오드에 대해 언급된다. 계단회복 다이오드의 응답은 과도상태의 tr부분이 매우 짧다는 점(～1 nsec)에서 특별하다. 축적지연시간 ～1 μsec에서는 i-t 과도상태의 역방향 전류부분이 t＝ts에 도달한 후 정상상태 값으로 빠르게 “스냅핑 백”되는 계단형처럼 보인다. 계단회복 다이오드는 펄스 발진기와 고계 single-stage 고조파 발진기로 사용된다. 다이오드 제조시 좁고 낮게 도핑된 영역이 고도핑된 p형영역과 n형영역사이에 놓이게 된다. 적층기술을 이용하여 형성되어서 이런 p-i-n형 구조에서 접합은 매우 계단적인 것이 필요하다. 특별한 도핑단면도는 소수캐리어 전하가 공핍영역 끝에 매우 가깝게 축적되게 한다. 이것은 축적지연시간이 끝남으로써 전하의 거의 완전한 제거를 용이하게 한다. t＝ts에 도달한 후, 추가적인 전하의 제거없이 전류는 정상상태값으로 갑자기 떨어진다.

8.2 TURN-ON 과도상태

다이오드가 역방향 바이어스 off상태에서 순방향 바이어스 on상태로 스위칭될 때 turn-on 과도상태가 일어난다. 과도상태는 전류펄스, 전압펄스 또는 두 펄스의 혼합에 의해 완성될 수 있다. 실제적인 회로에서 간단함과 유용성 때문에 전류펄스가 다이오드를 on상태로 스위칭하기 위해 사용되는 경우를 고려한다.

그림 8.7 i＝0으로 부터 시작된다고 가정되는 turn-on 과도상태 : (a) 전류펄스; (b) 전압-시간응답

다이오드 전류가 우세한 역방향 바이어스값에서 일정한 순방향 전류 IF로 순간적으로 변할 때, 다이오드에서의 전압강하 vA(t)는 t＝0에서 VOFF로 부터 t＝∞에서 VON으로 단조증가한다. t＝0에서 vA＝0일 때까지 응답의 첫단계는 극도로 짧다. 접합전압을 0으로 만드는데 필요한 약간의 소수캐리어의 정돈도 공핍폭을 0의 바이어스값으로 감소시키기 위해 빨리 이루어진다. 과도상태의 뒷부분의 짧은 기간은 다이오드가 그림 8.7(a)에 나타난 것처럼 t＝0일 때 i＝0에서 i＝IF까지 펄스된 것처럼 인식시킨다. 그림 8.7(b)는 vA＝0에서 시작된 것으로 가정된 전압응답을 보여준다.

vA(t)≥0에 대한 정량적 해를 구하는 데에 있어서, 해석중에 디바이스는 이상적 p+-n 계단형 접합다이오드로 가정하고 전하조절근사법을 이용한다. 시간에 따른 축적된 n형쪽 정공전하의 성장이 그림 8.8에 나타나 있다. 그림으로부터 vA＝0에서 과도상태를 초기화하는 것과 일치하는 t＝0에서 QP＝0이라는 것에 주의하자. turn-on 과도상태 전체에서 i＝IF 때문에 축적된 정공전하에 대한 식(8.3)은

식 (8.10)

으로 감소된다. 변수를 분리하고 QP=0인 t=0에서 임의의 시간 t까지의 적분은

식 (8.11)

을 만들고 QP적분을 계산하면

식 (8.12)

QP(t)에 대해 식(8.12)를 풀면

식 (8.13)

이 나온다.

그림 8.8 turn-on 과도상태동안 p+-n 다이오드 안에서 축적된 정공전하의 생성.

정상상태에서 이상적 다이오드의 축적된 정공전하는

식 (8.14)

1차 근사화로서 VA→vA에 따라 식(8.14)에 의해 서술되는 turn-on 과도상태동안 QP(t) 가정을 하자. 이것은 축적된 전하의 생성이 준안정적으로 일어난다고 가정하는 것과 같다.

식 (8.15)

으로 쓸 수 있다. QP(t)에 대한 식(8.13)과 (8.15)표현을 계산하고 vA(t)에 대해 풀면

식 (8.16)

라는 해에 도달하게 된다.

식(8.16)에 의해 모델링되는 turn-on 응답은 과도상태의 전체적인 길이가 증가하는 IF와 τP에 따라 증가한다는 점에서 turn-off 응답과 유사하다. 이것은 정상상태에 도달하기 위해 필요한 전하가 IF와 τP에 직접 비례하기 때문에 다소 예측된다; 즉, 식(8.10)또는 식(8.13)으로부터 유도된 것처럼 QP(∞)＝IFτP이다. 아마도 turn-on 과도상태의 가장 흥미있는 모습은 vA(t)가 매우 짧은 주기안에 VON의 큰 부분으로 증가하기 때문에 생기는 초기 vA(t)에서의 급속한 증가현상이다. 예를 들어, T=300K이고 VON＝0.75V또는 IF/Io＝3.77×1012라면 vA(t)는 t＝0.01 후에 (0.84)VON으로 증가한다.대조적으로, 정상상태로의 최종접근은 수 τP와 같은 주기를 필요로할 정도로 상당히 느려진다.

(c) 예제 8.2

시각적 도움을 주기위해 다음과 같은 CPG(Concentration Plot Generation) 프로그램이 있다. 이 프로그램은 turn-off와 turn-on 과도상태 모두에 대해 선택된 t/τP에서 x'/LP＝(x-xλ)/LP에 대한 [eqn: TRIANGLE P_n (x',t)/ TRIANGLE P_nmax]의 곡선을 출력한다. 계산은 이상적 pn계단형 접합에 대한 시간에 의존하는 소수 캐리어 확산방정식의 직접적인 해에 기초를 둔다. 사용자는 초기 메뉴로부터 나타나는 그래프의 유형을 결정한다. 메뉴선택은 turn-off과도상태농도의 선형또는 세미로그 그래프와 turn-on 과도상태 농도의 선형 또는 세미로그 그래프이다. turn-off 그래프에서 t는 0.1ts에서 ts까지 0.1ts씩 증가한다. 사용자는 turn-off 그래프가 요구될 때 IR/IF 비를 특정화해야 한다. 그림 8.3과 8.8은 CPG프로그램 출력에 기초를 두고 그려졌다.

프로그램의 가능한 사용은:

(1) turn-off 동안 축적된 전하감쇠를 나타낸다.

(2) turn-on 동안 축적된 전하의 생성을 나타낸다.

(3) 선형과 세미로그 그래프를 검토하고 비교한다.

(4) 선형 turn-off 곡선의 x＝xn기울기가 0<t≤ts에 대해 같다는 것을 확인한다. (세미로그 그래     프 에서 기울기가 같은가? 세미로그 그래프에서 x＝xn 기울기 또는 곡선은 전류와 관련이 있     는가?)

(5) 축적된 전하의 감쇠에서 IR/IF의 효과를 검토한다.

(6) 식 (8.8)의 근사화된 ts 결과가 IR/IF가 증가됨에 따라 덜 정확해지는 이유를 확인하다. (IR/IF      의 함수로서 t＝ts에서 유지되는 축적된 전하를 보아라)

(7) 식 (8.16)의 유도에서 사용된 준정적 근사화의 정확성을 검토한다. (세미로그 그래프에서         turn-on 곡선은 축적이 준정적으로 진행된다면 t＝∞ 곡선과 평행하게 된다.)

(8) 식 (8.16)을 사용하여 계산된  turn-on vA(t)와 turn-on 그래프로부터 유도된 vA(t)를 비교한      다.

MATLAB 프로그램

8.3 요 약

이 장에서는 인가된 전압 또는 전압이 가해진 전류에서의 크고 빠른 변화와 순방향 바이어스 상태에서 역방향 바이어스 상태로, 또는 그 반대로, 다이오드의 스위칭으로 인한 변화에 의한 접합 다이오드의 전기적 응답과 내부 캐리어 응답을 검토하였다. 과도상태동안 준중성영역에서 축적된 과잉 소수캐리어는 정상상태가 재 성립되기 전에 제거되어야 한다.  다이오드는 처음에 순방향 바이어스상태로 있다가, 캐리어농도가 공핍 영역의 끝에서 평행값으로 감소할 때까지 크고 일정한 역방향 전류가 다이오드를 통해서 흐른다. 이런 현상은 축적지연시간 ts로 알려진 주기에서 발생한다. ts는 pn접합 다이오드의 과도응답을 분석하기 위해 사용되는 장점의 최초의 모습이다. 축적 지연시간은 캐리어의 최초 축적에 따라 증가하고, 역방향 전류에 의한 캐리어제거의 비율에 따라 감소하며 소수 캐리어 수명에 직접 비례한다. 축적시간은 디바이스 제조동안 R-G 중심을 반도체에 첨가함으로써 감소하고, 계단회복 다이오드는 도핑단면도를 적당히 고침으로써 만들어진다. turn-off 과도상태의 측정은 접합의 저도핑된 쪽에서 소수캐리어 수명을 결정하기 위해 사용될 수 있다. 전체적으로, 이 장의 초점은 과도상태 동작의 기초적 이해를 성취하고 미리 나온 스위칭 디바이스의 하나인 쌍극접합 트랜지스터를 다루는 데에 매우 유용한 지식인 물리적 통찰력을 제공하는 데에 있다.

연습문제

문제안내표

8.1 퀴즈

가능한한 간단히 다음 질문에 답하여라.

(a) 축적지연시간을 정의하여라.

(b) 회복시간(tr)을 정의하여라

(c) pn접합이 vA＞0 라고 해도 역방향 전류를 유지할 수 있는가? 설명하여라.

(d) on상태에서 off상태로의 스위칭에서 지연의 근본적원인은 무엇인가?

(e) turn-off 과도상태동안 과잉 축적전하를 제거하기 위해 이루어지는 두 개의 메카니즘을 말하     여라.

(f) True 또는 False : △pn(x,t)＞0 이면, vA＞0

(g) True 또는 False : i＞0이면 x에대한 선형 pn(x,t) 그래프의 기울기는 x＝xn에서 양이어야 한      다. (pn은 x에따라 증가한다.)

(h) 계단 회복 다이오드의 전기적, 물리적 성질 중에 특별한 성질은?

(i) True 또는 False : 그 만큼의 IF와 IR의 증가는 축적지연시간에 영향을 미치지 못할 것이다.      여러분의 답에 어떻게 도달했는지 나타내어라.

(j) True 또는 False : 재결합은 실제적으로 turn-on 과도상태동안 축적된 캐리어의 생성을 지연     시키기 위해 이루어진다.－여러분의 답에 어떻게 도달했는지 나타내어라.

8.2 주어진 순간에서 pn접합 다이오드의 n형쪽에서의 정공농도가 그림 P8.2에 나타나있다.

그림 P8.2

(a) 접합은 순방향 바이어스인가, 역방항 바이어스인가? 그 이유를 설명하여라.

(b) pno＝104/cm3, T＝300K라면 vA를 결정하여라.

(c) 다이오드를 흐르는 전류는 순방향인가 역방향인가? 그 이유를 설명하여라.

8.3 Qp(ts)＝0의 근사화는 식 (8.8)을 유도하는데에 사용되었다. 또 다른 근사화는

식

이며, 이것은 수정된 전하조절 표현

식

으로 이끌어진다. 수정된 ts 표현이 향상되었는지 결정하여라. 식 (8.8)의 수정된 전하조절 표현을 이용하여 그림 8.6과 비슷한 IR/IF에 대한 ts/τP의 그래프를 만들어라. 그 결과에 대해 간단히 설명하여라.

8.4 순방향 전류 IF를 운반하는 이상적 p+-n 계단형 접합다이오드는 t＝0에서 갑자기 개방회로가 된다.

(a) 다이오드가 개방회로가 된 후 점진적으로 증가하는 시간에서 x에 대한 pn(x,t)의 예측된 변화     를 스케치하여라. (여러분의 답을 예제 8.2의 CPG 프로그램을 이용하여 점검하여라)

(b) t＞0에서 다이오드안의 축적정공전하 Qp(t)에 대한 표현을 유도하여라. Qp(0)을 알려진 파라미     터로 표현할 수 있는지 확인하여라.

(c) 정공전하의 준안정적 감쇠를 가정하고 vA(t)에 대한 표현을 유도하여라. vA전압이 수 kT/q보      다 크다는 사실에 관심을 기울여라; 즉, exp(qvA/kT)≫1이다. 또한 결과를 간단히 하기위해       IF/Io＝exp(qVON/kT)－1≅exp(qNON/kT)라는 사실을 이용하여라.

(d) (c)부분의 결과는 어떤 것을 제안하는가? 설명하여라.

8.5 이상적 p+-n 계단형 접합다이오드가 t＝0에서 I＝0으로부터 IF＝1mA로 전류펄스에 따라 스위칭된다. 다이오드 전압이 최종값의 90%와 95%에 도달하기 위해 필요한 시간을 계산하여라. τP＝1 μsec, Io＝10-15A로 하자.

8.6 IF1에서 최초로 순방향 바이어스된 이상적 p+-n 계단형 접합다이오드는 t＝0에서 IF2＞IF1의 일정한 전류로 펄스된다.

(a) t＝0 후에 점진적으로 증가하는 시간에서 x에 대한 pn(x,t)의 예측된 변화를 스케치하여라.

(b) 축적된 전하의 준안정적 생성을 가정하여 vA(t)에 대한 표현을 유도하여라.

8.7 t＝0에서 p+-n 다이오드를 통과하는 전류가 IF＝1mA에서 i＝-IR＝-1mA로 스위칭된다. 1 μsec후에 전류펄스가 다이오드를 IF＝1mA로 스위칭하기위해 인가된다. 다이오드가 τP＝1 μsec을 갖고 이상적이라고 가정하여라.

(a) 시간의 함수로서 다이오드를 통과하는 i(t)를 스케치하여라.

(b) t＞1 μsec에서 vA(t)에 대한 표현을 완성하여라.

8.8 (a) 예제 8.2의 CPG 프로그램에 의해 그려진 turn-on 곡선은 0.1에서 2까지 0.1씩 증가하는 t/τP에 대응한다.

식

은 t/τP의 계단형 값에서 vA/VON을 얻는 프로그램을 적당히 수정한다. 샘플계산 수행에서 VON＝0.5V, T＝300K 라고 가정하자.

(b) (a)부분의 정확한 해로부터 유도된 vA(t)와 turn-on이 준안정적으로 진행된다고 가정함으로써 얻어지는 식 (8.16) 해를 비교하여라. VON＝0.5V, T=300K 조건에서의 비교는 선그래프나 점그래프의 형태로 나타난다. IF/Io＝exp(qVON/kT)－1 에 주의하자.

9. 광전자 다이오드

9.1 서문

pn 접합 다이오드에 대한 논의를 마무리 짓기 위해, 우리는 이 장에서 특별히 광학적 응용을 위해서 설계되고, 특별하게 제조된 다이오드 구조에 대해서 알아보겠다. 앞에서 알아 본 많은 다이오드들은 Si와는 다른, 반도체들과 관련이 있었다. 따라서 독자들은 특별한 목적의 소자의 제조과정에서 사용되는 더 많은 재료들이 있는 더 커다란 반도체 그림을 볼 것이다. 반도체 광소자들은 일반적으로 3가지의 함수 범주 중 1개에 속한다. 광소자의 2가지 영역은 광-에너지를 전기적인 에너지로 변환하는 것이다. 만약 광-전기 변환의 목적이 광-에너지에 관한 정보를 검출하고, 결정하는 것이라면, 그 소자를 광검출기라고 한다. 만약 광-전기 에너지 변환의 목적이 전기 에너지를 생성하는 것이라면, 그 소자를 태양전지라고 한다. 3가지 형태의 광소자들은 전기적 에너지를 광-에너지로 변환시키며, LED와 레이저 다이오드를 포함한다. 따라서 우리는 3가지 영역 중에서 각각 1개씩의 소자에 대해서 알아보겠다; pn 접합 광 검출기에 속하는 광다이오드, pn 접합 태양전지, LED.

상업시장에서 최근에 광전자 다이오드가 사실상 폭발적인 인기를 끌고 있다. 오늘날 계산대에 있는 바코드 판독기, 오디오 시스템의 디지털 디스켓 판독기, 사무실의 레이저 프린터는 광재료로서 LED 또는 레이저 다이오드를 사용한다. LED 또는 레이저 다이오드들을 사용한 광검출기는 회로에서 고립자, 침입자경보, 원격조절에 사용된다. 추가로 광학 신호는 레이저 다이오드를 사용하여 발전되고, 광섬유를 이용하여, 현대화된 통신 네트워크에서 광다이오드를 사용한다. 태양전지는 계산기, 건전지 충전기, 통신 위성 등에 사용된다. 비록 큰 용량의 발전분야에서는 별로 사용되지 않지만, 미국 국립 광전지 프로그램은 2000년에는 200 ～ 1,000 MW급의 발전시설을, 2010 - 2030년대쯤에는 10,000 ～ 50,000 MW급의 발전시설을 건설할 계획이다. 확실히, 다양한 광전지 다이오드의 사용은 시간에 따라 증가할 것이다.

그림 9.1 가시광선과 인접한 영역의 광학 스펙트럼. 이 스펙트럼은 일반적인 빛에 대한 상대적인 눈의 민감도(위 그림)와 광자 에너지가 특정 반도체의 300K 대역 간극 에너지와 같을 때의 파장(아래 그림)을 나타낸다.

그림 9.1은 눈으로 볼 수 있는 파장대의 광학 스펙트럼과 그 근처 파장들의 그림을 나타낸 것이다. 그림에서 윗부분에 나타난 사람의 눈의 상대적인 반응은 스펙트럼의 0.4㎛에서 0.7㎛까지의 가시영역과 관련 있다. 파장(λ)과 광자 에너지(Eph = hν)의 관계는 다음과 같다.

식(9.1)

만약, λ과 eV에서 ㎛와 Eph로 표현된다면,

식(9.2)

어떤 특정한 광전자 물질들에 대해서, 양자 에너지가 반도체 대역 간극 에너지 λG = 1.24/EG와 같을 때의 파장이 그림 9.1에 나와 있다.

9.2 광다이오드

9.2.1 pn 접합 광다이오드

pn 접합 광다이오드는 빛이 금속접합 경계부분에 침투하도록 특별히 제조된 일반적인 pn 접합 다이오드이다. 다이오드로의 빛의 흡수는 그림 9.2처럼 전자-정공 쌍을 발생시킨다.

그림 9.2 pn 접합 광다이오드에서의 빛의 흡수, 전자 - 정공 쌍의 생성, 광-유도 전류

일반적으로,  x = -xp(p형쪽) 또는 x = xn(n형쪽)의 확산 길이 내에서의 준중성 영역에서 생성되는 소수 캐리어들은 공핍영역으로 확산될 정도로 수명이 길다. 이런 캐리어들과 공핍영역에서 광학적으로 생성된 캐리어들은 전계에 의해서 접합의 반대편으로 쓸려간다. 그리고, 다이오드를 통과하는 추가적인 역방향 요소가 된다. 만약 광발생 비율(GL)이 다이오드를 통해서 일정하다면, 빛(IL)때문에 더해지는 요소는 체적 A(LN + W + LP)내에서 1초 동안에 광발생하는 전자-정공 쌍의 -q배가 되어야 할 것이다. 또는

식(9.3)

그리고,

식(9.4)

이상적인 다이오드 방정식으로부터 변형된 식과 GL ≠ 0일 때의 R-G 전류 관계식은 앞에서 나온 결과(연습문제 6.8 참고)를 확인시켜준다.

식(9.4)를 조사하면, pn 접합 다이오드에서의 공핍 폭, W가 LN + LP에 비해 작다는 사실을 알 수 있다. 만약 W를 무시할 수 있다면, IL은 인가되는 바이어스와는 독립적으로 된다. 따라서, 빛이 있는 상태에서의 I-V 특성과 빛이 없는 상태에서의 I-V 특성이, 빛이 있는 상태에서의 그래프가 전류 축을 따라서 아래로 이동시켜야한다는 사실을 제외하고는, 일치할 것이라는 사실을 예상할 수 있다. 게다가, IL ∝ GL이기 때문에, 특성 그래프의 하향이동은 입사된 빛의 세기에 비례해서 증가해야 한다. 광다이오드의 I-V 특성의 묘사된 형태는 그림9.3에 나와 있다.

임의의 광다이오드에서의 중요한 특징은 그것의 스펙트럼 또는 파장반응이다. - 예를 들어, 관찰되는 IL이 입사되는 빛의 파장에 따라서 얼마나 변하는가 하는 것. Si pn 접합 다이오드의 스펙트럼 반응 곡선이 그림 9.4에 나와 있다. 모든 광검출기의 특성들처럼, 그려진 광다이오드 반응 단지 제한된 파장에 대해서 나타난다. 대부분의 광검출기에서 상위 파장한계는 반도체 대역차와 직접적인 연관성을 가지고 있다. 만약 Eph < EG이면, 반도체내에서 광자들은 흡수되고, 전자-정공 쌍들은 광생성된다. 반면에, Eph > EG일 때는, 반도체는 단지 빛을 투과할 뿐이다. 따라서, 근본적으로 반도체의 스펙트럼 반응은 λG =1.24/EG에서 차단(cut-off)된다. Si에 대해서, 그림 9.4를 참고하면, 300K에서 EG = 1.12eV이며, λG ≅ 1.1㎛보다 큰 파장에서 최소 응답이 있을 것이다.

그림 9.3 광다이오드 I-V 특성

그림 9.4 Si pn 접합 광다이오드의 스펙트럼 반응. 광다이오드에서의 광-전력 입사는 모든 파장에서 일정하다. 반응 특성 : 응답특성은 다이오드 제조에 따라서 변한다.

단파장에서의 스펙트럼 감소는 두 가지 이유로 설명될 수 있다. 첫째로, 광-전력은 축적된 그림 9.4에서 상수로 유지된다. 광자 에너지는 파장의 감소와 더불어 증가하기 때문에, 반도체를 두드리는 광자의 선속은 감소한다. 따라서 단파장에서 감소된 응답의 부분은 흡수되는 광자가 별로 없다는 사실 때문이다.

스펙트럼 응답에서 나머지 감소부분은 다이오드 내부에서 빛의 불균일한 흡수와 관련 있다. 3.3.3 절에서 광생성에 대해서 논의하는 동안, 빛의 세기는 반도체의 표면에서부터 거리에 대하여 지수 함수적으로 감소한다는 것으로 알려져 있다. 흡수상수(1/α)의 역수와 관련 있는 감쇠상수는 재료에 대한 평균 광투과도를 나타낸다. λ가 λG이하로 떨어짐에 따라, α는 급속하게 증가하며,(그림 3.20 참고) 빛은 반도체 표면으로 점점 더 가깝게 흡수된다. 결과적으로 대부분의 생성은 표면에 근접한 접합부에서 생긴다. 캐리어 재결합은 표면에서 더 크며, 증가된 광생성 캐리어는 공핍영역으로 확산되어 가기 전에 재결합한다. 최종 결과로서 λ가 감소함에 따라 점진적으로 반응이 감소한다.

광 검출기 특성에서의 또 다른 성질은 주파수 응답이다. - 즉, 검출기가 얼마나 빨리 시간에 따라 변화하는 광학 신호에 반응할 수 있는가. 이런 점에서 보통의 pn 접합 광다이오드는 제한적인 능력을 보여준다. 광생성된 소수 캐리어는 전기적인 전류가 외적으로 관찰되기 전에 공핍영역으로 확산되어야 한다. 확산이 상대적으로 느리기 때문에, pn 접합 광다이오드의 최대 주파수 응답은 수십 MHz가 최대이다. 이 응답은 다음절에서 나올 광다이오드가 가지고 있는 주파수와 비교해 볼 때 상대적으로 낮다.

9.2.2 p-i-n과 애벌랜치 광다이오드

p-i-n 광다이오드

p-i-n 다이오드는 i-영역이라 불리는 “진성”영역이 p와 n으로 두껍게 도핑된 영역 사이에 끼어 있는 3-영역구조를 가진 다이오드이다. p-i-n 광다이오드에서, 그림 9.5(a)에서 보여진 것처럼,  표면의 출구(opening)는 빛이 들어올 수 있는 구조를 띠고 있으며, 반도체의 표면은 이 영역에서의 빛의 흡수를 최소화하도록 아주 얇게 되어 있다. 그리고, i-영역의 폭은 좋은 응답 특성을 나타내도록 설계된다.

저도핑 때문에, i-영역은 전체적으로 0 바이어스 이하로 공핍되어 있거나, 작은 역방향 바이어스에서 공핍된다. 게다가, 외부의 두껍게 도핑된 p와 n영역 때문에 이 영역에서의 공핍폭을 좁게 만든다. 그림 9.5(b)에 나와 있는 것처럼, 소자 내부의 공핍 폭은 인가된 역방향 바이어스와는 상관없이 i-영역의 폭과 같게 된다. 그림 9.5 (b)의 에너지 대역은 위치의 선형적인 함수이며, 전계는 반도체의 저도핑 때문에 i-영역에서 거의 상수이다. 외부의 두껍게 도핑된 p와 n영역은 이 영역에서의 소수 캐리어 확산길이가 상대적으로 짧다라는 것을 의미한다. 결과적으로, p-i-n 광다이오드에서 흐르는 광전류의 대부분은 중앙의 공핍영역에서 만들어진 캐리어로부터 유래한다.

p-i-n 광다이오드가 광검출기분야에서 많이 쓰이는 소자들 중에 하나가 될 수 있었던 장점은 i-영역의 존재와 재단성(tailorability) 때문이다. 첫째로, 이 다이오드는 특정한 파장에서 i-영역의 폭을 흡수상수의 역수(1/α)와 같게 함으로써 응답을 극대화 할 수 있다. 둘째로, -영역에서 빛에 의해 생기는 대부분의 광전류뿐만 아니라, p-i-n 광다이오드의 주파수 응답은 pn 접합 광다이오드의 응답보다 좋은 성능을 나타낸다. 공핍된 -영역에서의 큰 전계는 광생성된 캐리어들을 빠르게 모으며, 최대 주파수 응답은 다음과 같다.

식(9.5)

여기서, WI은 -영역의 폭이며, vsat는 포화 표동속도이다.(3.1.2절 참고) 일반적으로 vsat는 107 cm/sec이다. 만약 WI이 5㎛라면, fmax는 20GHz가 될 것이다. 여기서 WI은 주파수 응답을 개선하기 위해서 작게 될 수 없다는 것을 알아야 한다. 내부직렬저항(RS)과 접합커패시턴스 (CJ = KSε0A/WI)와 관련 있는 RC 시간상수는 WI가 감소함에 따라 증가하며, 결국은 다이오드의 반응시간을 결정한다.

그림 9.5 p-i-n 광다이오드. (a) 단면도. (b) -영역과 광생성을 묘사한 역방향 바이어스 에너지 대역도.

그림 9.6 III-V 족 합성물과 합금의 격자 상수에 대한 대역차 에너지 그래프. 2가지 합성물을 연결하는 선은 합금의 격자상수에 대한 EG를 뜻한다. 대부분의 경우에 격자상수는 x-값에 대한 선형함수이다. 예를 들어, In0.8Ga0.2P는 5.87Å-0.2(5.87Å-5.45Å) = 5.79Å의 격자상수를 가질 것이며, EG ≅ 1.5eV는 InP와 GaP를 연결하는 선으로부터 알 수 있을 것이다. 직선은 직접적인 반도체를 점선은 간접적인 반도체를 뜻한다.

p-i-n 광다이오드는 뛰어난 주파수 응답 때문에 광섬유 원거리통신에서의 광검출기로서 많이 사용된다. 규소를 가지고 제조된 1990년대 이전에 설치된 광섬유 시스템은 색채 퍼짐이 최소화되는 1.3㎛ 파장에서 작동되었다. 반면에, 더 높은 전송율(bit rate)을 가지는 시스템들은 단-파장 광소자들을 사용하며, 이것은 섬유 손실이 최소가 되는 1.55㎛에서 작동한다. 어느 쪽이든 간에, 작동 파장은 Si의 차단파장인 1.1㎛이하이며, 따라서 어떤 다른 반도체를 필요로 하게 된다. 섬유의 광학적 응용에 선택된 물질은 InP 기판 위에 증착된 In0.53Ga0.47As 합금이다. 일반적인 III-V족 합금의 대역차 그래프를 나타내는 그림 9.6에서 보여진 것처럼, In0.53Ga0.47As는 EG ≅ 0.75eV(λG = 1.65㎛)이며, InP와 맞는 격자를 가지게 된다. 같은 격자상수를 갖는 격자 매칭(matching)은 상업적으로 유용한 InP 기판 위에 질 좋은 In0.53Ga0.47As를 증착시킨다.

색채 퍼짐은 다른 속도에서 이동하는 빛의 다른 파장들에 의해 야기되는 빛 펄스의 퍼짐이다. 다파장 광원을 사용하려면 색채 퍼짐을 최소화해야만 한다.

그림 9.7은 InGaAs p-i-n 광다이오드의 단면도를 나타낸다. λG = 0.95㎛를 가지는 광대역 InP는 1.3㎛와 1.55㎛의 빛이 In0.53Ga0.47As의 “i"-영역으로 잘 흡수되도록 하는 “창문”의 역할을 한다. InGaAs 층의 결함은 InP 버퍼 층의 증착에 의해서 최소화된다. 광대역 InGaAsP층은 표면에 나타나는 전류를 감소시키기 위해 첨가된다. 마지막으로, 절연된 silicon-nitride 층은 일반적으로 표면을 보호하고, 표면 재결합을 최소화한다.

그림 9.7 InGaAs p-i-n 광다이오드의 단면도

애벌랜치 광다이오드

애벌랜치 광다이오드는 특별히 제작된 p-i-n, pn 또는 금속-반도체(14장 참고) 광다이오드로서, 애벌랜치 항복점 근처에서 동작한다. 그림 9.8은 보통의 Si 애벌랜치 광다이오드의 모습을 그린 것이다. 한가지 분명한 구조적인 특징은 접합주변에 보호링(guard ring)이 있다는 것이다. 6장에서 언급했듯이, 접합곡률은 접합 표면 주위의 항복(breakdown)을 빠르게 한다. 보호 링은 경계항복문제를 최소화한다. 일정한 항복효과(breakdown)를 얻으려면 일정하게 도핑된 저-결함 물질과 소자 제조 공정 상에서 발생하는 접합표면의 손실을 최소화하는 것이 필요하다.

그림 9.8 Si 애벌랜치 광다이오드

애벌랜치 광다이오드의 중요한 장점은 신호 대 잡음비(S/N)를 향상시키는 광신호이득이다. 일반적으로, 신호 증폭은 잡음도 증폭시키며, 증폭기로부터의 손실을 발생시킨다. 따라서 일반적인 신호 이득은 S/N 비를 감소시킨다. 그러나, 애벌랜치 광다이오드의 내부에서 애벌랜치 증가는 수신기의 회로 잡음을 제거시키지 않고 광신호를 증폭한다. 따라서 증가된 애벌랜치와 관계된 소음이 회로 소음과 비교할 수 있을 때까지 S/N 비의 향상이 있다.

InP위의 InGaAs와 Ge로부터 만들어진 애벌랜치 광다이오드는 광통신에 사용되는 p-i-n 광다이오드로서 사용된다.

9.3 태양전지

9.3.1 기초적인 태양전지

태양전지를 만드는 데에는 여러 가지의 소자 구조들을 사용할 수 있으며, 그래왔다. 일반적으로 가장 기초적인 방법은 대영역(large-area) pn 접합 광다이오드를 사용하는 것이다. 태양전지는 에너지 손실을 최소로 줄이도록 설계되어야 하는 반면에, 광다이오드는 특정한 주파수에 대한 좋은 특성이나, 빠른 시간 응답을 가지도록 설계된다. 설계의 차이가 양립할 수 없으므로, 태양전지의 I-V 특성은 그림 9.3에서 본 광다이오드처럼 일반적인 형태를 가진다. 전력은 d.c. 작동점이 I는 음수이고, V는 양수인 4사분면에 있을 때 발생한다. 예를 들어, 4사분면에서의 작동은 단지 태양전지에 빛을 쬐고, 직렬 저항만 연결하면 가능하다.

당연히, 4사분면 특성은 태양전지를 이해하고, 응용하는 데 큰 도움이 된다. 따라서 전체 특성곡선 중에서 4사분면에 대해서만 알아보며, 그림 9.9에서처럼 -I 축을 위쪽으로 그리는 것이 일반적이다. 그림 9.9는 다음과 같은 태양전지 파라미터들을 정의한다:

Voc ----- 개방회로 전압

Isc ------ 단락회로 전류

Vm, Im --- 최대전력을 발생시킬 때의 작동 전압과 전류

Voc는 주어진 광입력에 대해서 태양전지에 의해 발생되는 최대 전압이며, Isc는 태양전지로부터 유도될 수 있는 최대 전류이다. Pmax = ImVm < IscVoc이다. 그리고,

식(9.6)

FF는 fill factor로 알려져 있으며, 항상 1보다 작다. 전력변화효율(η)은 전류-전압 파라미터로부터 구할 수 있다.

식(9.7)

여기서, Pin은 1초당 입사 광-에너지 또는 입력 전력

그림 9.9 태양전지의 역 4사분면 I-V 특성

9.3.2 효율에 대한 고려

태양전지에 있어서 중요한 문제는 변환 효율이다. - 가능한 한 많은 양의 태양에너지를 전기적인 에너지로 변환하는 것. 태양전지의 효율이 높으면 높을수록, 원하는 전기적 출력을 얻는데 요구되는 비용과 면적이 낮아지며, 이것은 재료와 설계에 연관된다.

논리적으로 변환 효율에 대한 논의는 태양으로부터의 출력에서부터 출발한다. 지구에 도달하는 태양 에너지의 스펙트럼 분포는 그림 9.10에 나와 있다. AM0 곡선(air mass zero)은 지구 밖의 환경에서 측정한 복사 에너지이며, 궤도위성에 적용된다. 100mW/cm2의 전체 스펙트럼 전력밀도를 구하기 위해 일반화된 AM1.5 곡선은 미국내의 일반적인 육지 상에서 측정한 복사 에너지이다. 어느 쪽이나, 스펙트럼 전력의 대부분은 눈으로 볼 수 있으며, 적외선 쪽으로 많이 침투해 있다. 태양전지에 사용되는 재료에 대해서 생각해 볼 때, 반도체의 λG아래에 있는 스펙트럼 곡선의 면적은 흡수되지 않아서 잃어버리는 입사 전력을 뜻한다. 큰 차단파장을 가지는 Si는 GaAs와 비교해 볼 때, 이런 점에서 큰 장점을 가진다: Si는 입사 에너지의 20%를, GaAs는 35%를 흡수하지 못한다. 그러나, 전체적인 변환 효율이 대역차를 줄이면 증가한다고 결론짓기는 힘들다. 만약 λ<λG 파장에서의 양자 흡수에 대해 조사해보면, 우리는 단지 양자 에너지의 EG부분은 전자 정공 쌍을 생산하는 데 적합하게 사용되어진다는 것을 알 수 있다. 양자에너지의 Eph>EG 부분은 빛을 발생시키는 캐리어들의 운동에너지를 증가시키고, 결국은 열로 소비될 것이다. 계산을 해보면, Si내에서 흡수된 양자에너지의 40%정도는 필수 불가결하게 열로서 소비된다. GaAs에서는 약 30%정도의 에너지가 열로서 소비된다. trade-off가 2개의 인용된 손실 요소 사이에 존재하고, 에너지 변환이 최대일 때, 최적의 조건의 대역으로 돌아간다. 다소 우연적으로, 진보된 기술을 가진 반도체인 Si와 GaAs의 대역차들은 이론적으로 최대값에 가깝게 놓여있다.

그림 9.10 태양 스펙트럼 발광

특별한 반도체 물질이 주어졌을 때, 그 다음의 일은 그것을 가지고 에너지 손실을 최소화하는 태양전지를 설계하고 제조하는 것이다. 소자와 관계된 손실을 논의하는 데 있어, 그림 9.11에 나타난 고-효율 Si 태양전지에 대해서 언급하겠다. 무엇보다도, 태양전지의 윗부분에 있는 접촉부분은 가는 “핑거(finger)”로 만들어져 있다. 태양전지의 한쪽 면을 따라서 연결되어 있는 핑거들은 절충된 설계이다. 태양전지의 표면에 위치하는 핑거들은 아래에 깔려있는 Si층에 최대의 빛이 비추어지도록 해야한다. 그러나, 수 Ω의 직렬저항이 태양전지의 효율을 떨어뜨릴 수도 있다. 핑거들이 서로서로 많이 떨어져 있을수록, 태양전지의 윗부분에 있는 좁은 n-영역을 지나는 전류의 길이 더 길어지게 되고, 더 큰 직렬저항을 만들게 된다. 만약 핑거부분이 매우 좁게 되어 있다면, 금속접촉부분의 저항은 매우 중요한 요소가 된다. 핑거부분의 크기와 면적은 태양전지의 표면에 닿는 빛을 차단하는 “그림자(shadowing)영역”과 태양전지 직렬저항 사이의 최적 trade-off 사이에서 계산되어 진다.

그림 9.11 고-효율 Si 단결정 태양전지의 구조적인 그림 (From Green et al[7]. ⓒ1990 IEEE)

또 다른 중요한 손실은 Si 표면에서의 빛의 반사이다. 정반사일 때, 편평한 Si 표면을 닿는 빛의 약 30%가 반사된다. 반사에 의한 손실을 최소로 줄이기 위해, 태양전지의 표면은 일반적으로 “섬유화(textures)”되어 있고, 반사를 차단하는 코팅제로 덮여있다. 그림 9.11에 나와 있는 것처럼, 표면을 역피라미드 형태로 섬유화하면, Si 표면에 닿는 빛을 2중, 3중으로 붙잡는 역할을 하게 된다. 섬유화는 Si를 비등방성 에칭용액에 담그면 된다. 그리고, 공기와 Si 사이에 굴절간섭이 존재하기 때문에, 그림에서처럼 상층부의 SiO2층은 반사를 더 줄일 수 있다. 위와 같은 방법으로 만들어진 태양전지는 반사를 1%이하로 줄일 수 있다.

일단 빛이 반도체를 통해서 들어오면, 우리의 관심은 빛을 흡수하는 것으로 바뀐다. 그림 9.11에서, 태양전지의 바닥표면에 있는 산화물 층과 금속 층은 유리를 형성해서, 들어온 빛을 다시 Si내부로 반사시킨다. 장파장의 빛은 태양전지의 상층부와 하층부 사이에서 아래위로 반사된다. 이 “광포획(light trapping)”은 긴 파장(λ-λG)에서의 흡수를 향상시킨다.

마지막으로, 태양전지는 가능한 한 많은 양의 광생성 소수 캐리어를 모을 수 있도록 설계되고, 제조되어야 한다. 이것은 소자를 통해서 캐리어 재결합의 최소화를 필요로 한다. 매우 긴 소수 캐리어의 수명은 태양전지의 폭보다 더 큰 확산 길이를 만들기 때문에, 현대의 단결정 Si 태양전지를 좌지우지한다. 표면 재결합을 최소화하기 위해, 조심스럽게 산화되어진 상층부와 하층부에서, 태양전지의 거의 모든 곳에서 생성된 캐리어들이 공핍영역으로 확산하고, 재결합하기 전에 접합의 반대쪽으로 쓸려갈 확률이 높다.

9.3.3 태양전지 기술

태양전지는 세 가지 구조적형태, 즉 박막적, 단결정적, 그리고 집광식으로 구분된다. 박막전지에서 빛을 흡수하는 반도체는 비정질이나 다결정박막으로 증착된다. CdTe와 CuInSe2 전지는 아직 개발중인데 반해 비정질 박막 Si 전지는 상업적으로 쓰이고 있다. 거의 모든 단결정 전지는 Si나 GaAs로 만들어진다. 이전절에서 설명한 전지는 단결정 Si전지의 예이다. 단결정 GaAs 전지는 종종 GaAs, Ge, 또는 Si 기판위에 에피텍시하게 증착되어진 활동적인 GaAs층을 가지는 AlGaAs나 다른 혼합물층을 포함한다. 빛의 세기가 100sun 이나 그 이상일 때 동작되도록 설계된 집광식 전지는, 비록 높은 효율을 갖는 전지가 InGaAsP와 InP/InGaAs를 사용하여 만들어 질수 있다 하더라도 우선적으로 Si나 GaAs를 다시 이용한다. 각 영역에서 얻은 가장 좋은 태양효율과 최근의 태양전지 효율이 그림 9.12에 요약되어 있다.

박막형 태양전지는 값이 싸고 여러 형태로 만들어질 수 있기 때문에 흥미있는 물질이다. 상업적인 비정질 Si (a-Si)은 1.2m2의 크기까지 생산되어 질 수 있다. 비정질 Si전지는 주석 산화물로 코팅된 유리 기판위에 증기로 증착한 Si에 의해 생산되어진다. 이 주석 산화물은 정면이나 빛이 비추어지는 쪽의 접촉면으로 쓰이기 위한 투명한 도체이다. 알류미늄이나 은 층은 뒤쪽 접촉면을 형성하기 위해 a-Si위에 증착된다. ～1μm 두께의 비정질 Si는 p-i-n형태의 구조가 이루어지는 동안 적절히 증착되어 진다. 연구실에서 a-Si전지의 최대 효율은 13%이며 상업적인 것의 효율은 보통 두 단위 낮은 것이다. 게다가 a-Si 전지의 출력은 동작시키는 첫해동안 10%～15%정도 감소한다. 이것은 직접적인 빛에의 노출이 개개 결합을 파괴하고 추가적인 포획(trap)들을 야기하며 재결합을 촉진시키기 때문이다. 그럼에도 불구하고 비정질 Si 전지는 세계의 태양 전지 시장의 연구실에서는 16%의 효율을 얻었으며 일반적으로 11%의 효율을 얻어 가까운 미래에 a-Si 에 대한 유력한 경쟁자가 될 전망을 가지고 있다.

그림 9.12 연구실에서 구한 시간에 대한 태양 전지의 최대 효율

집광 전지는 명백히 고전압 응용을 위한 것이다. 이 전지의 개발에 있어서 희망적인 것은 거울이나 집광렌즈가 다른 형태의 태양전지보다 싸다는 점이다. 약간 더 비용이 든다 하더라도 집광 전지에서의 높은 전류와 전압수준은 더 효과적인 전지의 동작을 가능하게 하리라는 것이 그림 9.12에서 명백하게 나타난다. 집광 전지를 쌓는 것(예를 들어 파장을 흡수하기 위해 GaAs전지 아래에 있는 Si전지나 GaSb(λG=1.7μm)전지는 GaAs에 의해 동작되어 지지 않는다.)은 동시에 35%가 넘는 효율을 낼 것이라고 기대된다. 집광전지의 설계와 동작에 대한 특별한 관심을 열방출, 소자의 온도증가 그리고 높은 전류 밀도를 포함한다.

9.4 LED

9.4.1 개략적 개요

LED의 기본적인 동작은 앞에서 설명했던 반도체와 다이오드의 동작에 관한 정보를 이용하면 설명하기에 비교적 쉽다. 우리는 순방향으로 인가된 pn접합 다이오드에서 n쪽에서의 많은 양의 다수 캐리어 전자들이 낮아진 전위언덕을 넘어 p형쪽의 준중성 영역으로 주입된다는 것을 안다. p형쪽에서의 정공은 비슷하게 n쪽의 준중성 영역으로 주입된다. 이 주입된 캐리어들은 연속적으로 재결합한다. 3.3.2절에서 E-k곡선을 이용하여 설명했듯이 전자와 정공들의 결정적 운동량들은 Si와 같은 간접형 반도체에서 다르게 결정되어진다. 이것은 대역 대 대역 변이에서 운동량 보존을 어렵게 만든다. 간접형 반도체에서 재결합은 지배적으로 R-G 중심을 통해 대체되며, 재결합과정동안 방출된 에너지는 열로서 발산된다. 반면에 GaAs와 같은 간접형 반도체는 전자와 정공의 결정운동량들이 대충같고, 주입된 캐리어의 많은 부분이 대역 대 대역 재결합을 통해 제거되어 진다. 그림 9.13에서 보이듯이 대역 대 대역 재결합에서 방출된 에너지는 양자의 형태로 다이오드를 빠져나가기 때문에 LED에 의해 발생되는 빛이 된다.

전도대역과 가전자대역에서의 캐리어의 분포에 대한 설명에서 이 분포는 대역 경계에서 매우 높다는 것을 알 수 있다. 분포 최대치는 사실 축퇴되지 않는 반도체에서 대역 경계로 부터 kT/2인 것을 쉽게 알 수 있다. 전도 대역의 전자와 가전자 대역의 정공의 재결합은 kT에 필적할 만한 에너지와 EG보다 약간 큰 최대 에너지에서의 분포를 통해 광자 분포를 생산할 것으로 예상되어진다. 몇가지 경우에서 광자들은 실제로 대역 폭 중심에서 전도대역 경계 약간 아래로 떨어지는 전자에 의해 형성되며 엑시톤은 재결합 이전에 형성된다.(엑시톤은 정전적으로 결합되어 하나로서 작용하는 전자와 정공이다.) 이것이 발생할 때 최대 광자 에너지는 EG보다 약간 작을 수 있다. 어떤 상황에서 최대 광자 에너지는 전형적으로 EG에 가깝고 최대 출력 파장은 대략 λG=1.24/EG이다. 가시광선에 대해 출력되는 빛의 파장과 λG는 0.4μm<λG<0.7μm의 영역에 있어야 하며 이는 1.77eV<EG<3.10eV임을 의미한다.

동작설명과 에너지/파장의 고려로 부터, 우리는 발광다이오드를 만들기 위한 반도체가 세가지 요건을 만족해야 한다는 것으로 결론지을 수 있다. 반도체는 직접형이어야 한다. 그리고 1.77eV에서 3.01eV사이의 대역간 에너지를 가지며, pn접합 다이오드의 형성에 쉬워야 한다. 놀랍게도 매우 일부의 반도체만이 이 세가지 요건을 만족한다. Si과 Ge은 즉시 제거되어 진다. GaAs는 그 대역폭이 너무 작다는 것만을 제외하면 매우 이상적이다. 그림 9.1과 그림 9.6에서 조사해 보면, 우리는 Ⅲ-Ⅴ혼합물인 GaP과 AlAs가 원하는 영역의 대역폭을 가진다는 것을 결론지을 수 있지만 이것들은 간접형이다. 그림 9.1은 또한 Ⅳ-Ⅳ 복합물인 SiC가 적절한 크기의 대역폭을 가진다는 것을 나타낸다. 불행하게도 SiC는 간접형이다. ZnSe를 포함하여 몇가지 Ⅱ-Ⅵ 복합물 반도체가 직접형이면서 원하는 영역의 대역폭을 가진다는 것을 그림 9.1에서 알 수 있다. 그러나 최근까지 대부분의 Ⅱ-Ⅵ 혼합물에서 pn접합을 형성한다는 것은 불가능했었다. Ⅱ-Ⅵ 혼합물의 원시적인 결함은 접합을 형성하기위한 n이나 p형태의 도펀트를 보상하기 쉽다. 어떤 반도체도 하나만으로는 이 세가지 요건을 만족하지는 않는다는 것으로 부터 왜 반도체 합금과 특별한 “빛을 유도하는” 중심이 상업적으로 이용되는 LED를 생산하기위해 채택되는지 이해할 수 있을 것이다. 그리고 이런 내용들이 다음에서 세부적으로 자세히 설명될 것이다.

9.4.2 상업적인 LEDs

상업적으로 이용되는 LEDs에 대한 적절한 정보의 요약이 표 9.1에서 나타나 있다. 표에 들어있는 개개의 사항은 아래에 간략하게 논의될 것이다.

GaAs0.6P0.4

GaAs는 직접형 반도체이지만 그 대역폭은 가시광선을 방출하기에 매우 작다. GaP은 가시영역에서 λG을 가지지만 간접형이다. 개별적으로는 어떠한 혼합물도 LED 물질의 요건을 만족시키지는 못한다. 그러나, 그림 9.6에 나타난 것처럼 이 두 혼합물의 결합(GaAs1-xPx 합금)은 직접형이면서 0.28≤x≤0.45의 영역에서 빛을 방출하는 EG를 가진다.  x=0.4를 갖는 GaAs0.6P0.4는 특별하게 및을 발하는 물질로 사용된다. 왜냐하면 이것은 인간의 눈에 가장 밝게 보이는 출력을 내기 때문이다. GaAs1-xPx LED의 외부효율 (η=방출되는 빛의 세기/입력되는 전기적 세기)은 x가 0.28에서 직접, 간접 변화로 0.45까지 증가하는 동안 10의 단위로 감소한다. 그러나 x가 감소함에 따라 출력 파장은 감소하고 인간의 눈의 반응은 ～50의 단위로 증가한다. LED효율과 눈의 반응의 관계에서 x=0.4일 때 최대치를 나타내며, 상업적 소자들은 이 값이 사용되어 진다.

GaAs0.6P0.4로 만들어진 저가의 붉은색 LED는 성공적으로 대량생산, 판매된 첫 번째 고체상태 램프였다. 이것들은 1970년대 초반에 시계나 휴대용 계산기의 표시판에 사용되어졌다. 물론 이들은 나중에 다시 더 긴 전지수명을 허용해 주는 액체 크리스탈 표시판으로 대체되었다. GaAs0.6P0.4 다이오드가 비교적 낮은 밝기를 보이기는 하지만, 이들은 실내 기구에서 표시램프로서 쓰인다.

그림 9.14(a)는 GaAs0.6P0.4 LED의 단면을 보여준다. GaAs 기판에서 시작하여 x=0에서 x=0.4로 x가 체계적으로 증가되거나 차츰 변화한 층은 격자의 불일치 문제를 최소화하기 위해 처음으로 증착된 것이다. GaAs와 GaAs0.6P0.4의 격자상수는 크게 다르기 때문에 GaAs위에 GaAs0.6P0.4를 곧바로 증착시키는 것은 많은 결점을 가지는 물질을 만들어내게 된다. 그 다음에 x=0.4에서 x=0.6까지 x가 증가하는 또다른 차츰 변화하는 GaAs0.6P0.4층이 이 구조에 첨가된다. 마지막으로 Zn이 결합의 p쪽을 형성하기 위해 맨 위의 층에 분포되어진다. 맨 위층의 x의 증가는 보다 넓은 대역폭을 만들어내게 되며 이것은 GaAs0.6P0.4 물질에서 최소의 흡수하에 맨위층을 통과하는 빛이 발생되도록 한다.

그림 9.14

GaAs0.35P0.65:N, GaAs0.14P0.86:N, GaP:N

표 9.1에 나타나 있듯이 오렌지빛 붉은색, 노랑, 그리고 초록색 LED들은 x=0.65에서 x=1의 범위의 x값을 갖는 GaAs1-xPx물질로 부터 만들어 진다. 기술적으로 이런 모든 물질들은 간접형이다. 여하튼 ":N"으로 표시된 질소로 도핑된 물질은 직접형인 것처럼 보이는 물질을 만들어 낸다. 질소는 As나 P와 같은 5족원소이다. 질소가 GaAs1-xPx 격자에 첨가되었을 때는 다른 5족원소를 대체시키기 때문에, 질소는 표준 도펀트처럼 행동하지는 않는다. 질소는 더 이상의 추가적인 전자나 정공을 생산해 내지 않는 대신에, 전자준위(즉 전자의 트랩 준위)을 전도대역 아래인 0.1eV 정도로 만들어 낸다. 이 특별한 중심은 그것이 대체한 원자와 같은 가전자 구조를 갖는 원소로 형성되었으므로 등전자 트랩이라 불린다. LED 동작에서 중요한 것은 트랩에 이끌린 전자들은 공간에 높이 위치되어지며, 그 다음으로 이것들이 속박된 전자의 허용된 운동량에서 널리 분포되어지도록 한다는 것이다. 이는 가전자 대역에서 정공의 운동량을 맞추어줌으로써 속박된 전자들이 광자를 낼 수 있게 하는 정공을 없애는 변이의 가능성을 엄청나게 크게 만든다. 요약해서, 등전자 트랩은 전자와 정공의 효과적인 재결합을 위한 통로처럼 작용한다.

GaAs0.35P0.65:N과 GaAs0.14P0.86:N LED는 GaP기판위에 형성된 소자라는 점만 제외하면 GaAs0.6P0.4 LED와 구조적인 면에서 비슷하다. 그림 9.14(b)에 그려진 GaP:N 구조는 기판에서부터 차츰 변화하는 층이 필요하지 않고 다이오드의 n과 p 영역이 모두 에피택시하게 형성되어진다는 점에서 다르다. 이 구조에서 질소중심변화로부터 야기된 빛은 λpeak>λG (Eph>EG)를 가지므로 에피택시층에서는 재흡수가 거의 없다. 게다가 GaP 기판또한 LED빛에 투명하다. 그러므로 아래쪽으로 향하는 빛이 반사되어도 재흡수없이 마침내 빠져나가게 된다. 이것은 더 높은 외부적 효율을 만들어내게 하며 더 밝은 소자를 만들 수 있게 해준다. 다음에 설명할 GaP:Zn-O 붉은색 LED를 포함해서 여기서 설명한 오렌지 빛 붉은색, 노랑, 그리고 초록색 LED는 LED 시장의 가장 큰 부분을 차지하고 있다.

GaP:Zn-O

GaP에서 Zn은 혼자서 억셉터로서 동작하고 O는 혼자서 도너처럼 행동한다. 대락 같은 수를 첨가시키고 적절한 어닐링을 하면 Zn은 Ga을 대체시키고 O는 P를 대체시켜 인접격자위에 형성되는 경향이 있으며 이들은 등전자 트랩으로서 함께 작용하곤 한다. Zn-O트랩 복합물은 N에 비해서 트랩준위이 GaP의 대역폭에서 전도대역경계 아래로 약 0.3eV정도로 더 깊게 놓여있다. 복합물을 통한 변이에 의해 생성되는 빛은 λpeak=0.700μm를 가지는 붉은 색이다. GaP:Zn-O LED의 제조법은 그림 9.14(b)에서 보여진 GaP:N LED의 그것과 유사하다.

AlGaAs

1980년대 중반이후에 나타났기 떄문에 AlGaAs LED는 상업시장에서는 비교적 신상품이다. 이것은 일반적인 GaAsP:N과 GaP:Zn-O 붉은색 LED보다 약 20배 정도 더 밝은 밝기를 보이므로 때로는 “매우 밝은” 붉은 LED로서 판매된다. 대략 시장의 10%를 장악한 AlGaAs 붉은색 LED의 뚜렷한 응용분야는 자동차의 정지등, 그리고 운동선수용 테니스 신발 위에 힐의 빛으로의 사용까지 포함한다. AlGaAs LED의 단면은 그림 9.14(c)에 나타나 있다. 빛은 EG≅1.9eV의 좋은 활동영역에서 재결합으로부터 유도된다. 층을 제한하는 인접경계는 방출된 빛의 재흡수를 최소화하고 그 구조로부터 직접적인 빛의 최대방출을 위해 약간의 더 넓은 대역폭을 가진다. 가장 밝은 AsGaAs 소자에서 두꺼운 (100-200μm) 에피텍시층은 바닥의 제한된 층아래에 성장되며 EG<Eph GaAs 기판은 제거된다. EG<2eV인 AlGaAs 복합물이 직접형 반도체인 것은 그림 9.6에 나와 있다. 게다가 거의 정확히 같은 격자상수를 가지는 모든 AlGaAs 복합물은 GaAs에 접합이 잘 맞는다. 격자 정합층의 완벽함과 간접결합을 통한 빛의 발생떄문에 생기는 최소 비방사 재결합의 조합은 구조가 고효율/높은 밝기가 되도록 한다.

AlInGaP

AlInGaP LED는 1992년 처음으로 상품화되기 시작했다. 세 개의 Ⅲ족 원소와  한 개의 Ⅴ족 원소로 구성된 다소 특이한 합금을 포함하는 AlInGaP 기술은 여전히 초기단계이다. 그럼에도 불구하고, AlInGaP LED는 이미 만들어진 오렌지색, 노란색, 녹색 디바이스들을 능가하고 있다. 결국, AlInGaP는 빨간색에서부터 녹색까지의 모든 색에 대해서 뛰어난 성능을 가진 LED 기술이 되고 있다. AlInGaP LED의 단면이 그림 9.14(d)에 나타나 있다. AlGaAs LED처럼, 한계층과 활성층은 GaAs 기판에 격자조화를 이루고 활성영역에서 재결합은 직접적이다. 다른 색들은 다른 활성층 성분을 갖는 구조로부터 유도된다. GaP는 P형 AlInGaP에서 얻을 수 있는 것보다 큰 전기전도성을 제공하기 때문에 위쪽 접촉/창층으로서 현재 사용된다.

SiC

SiC 이야기는 다소 흥미롭다. 내부 pn접합에서 얻어지는 전계발광은 1907년에 SiC 샘플로부터 처음으로 보고되었다. SiC LED는 1960년대에 중점적으로 연구되었고 1970년대에 상품으로 제공되었다. 처음의 상품은 매우 비효율적이었고(η∼0.001%), 빛의 출력은 매우 낮았다. 고품질의 SiC 기판의 형성을 위해 특별한 방법을 사용하고 청색 LED에 이루어져야 되는 요건이 주어져서 SiC LED는 1990에 다시 상품으로 제공되었다. 비록 0.02%로 현저히 향상되었어도 LED 동작은 여전히 간접형재료에서 낮은 확률의 방사성 재결합에 의존하기 때문에 외부효율은 역시 낮았다.

GaN

GaN는 EG＝3.36eV인 Ⅲ-Ⅴ 직접형 반도체이다. GaN 청색 LED는 1994년 4월에 처음으로 상품화되었다. 반도체 디바이스를 제조하는 데 경험이 없는 화학회사에 의해 GaN LED의 놀랄만 한 발달이 GaN와 GaN합금에서 pn접합 형성에 대한 해결책에 의해 이루어졌다. 빛을 발생시키는 방사성 재결합은 더 넓은 대역간극을 갖는 AlGaN층에 의해 싸여진 EG＝2.75eV인 InGaN 박막에서 일어난다. 더욱 효율이 좋은 GaN LED는 판매에서 SiC LED를 능가하고 중요한 파란색 LED가 될 것으로 예측되고 있다. 찾고있는 색성분을 제공하기 때문에, GaN 청색 LED는 적합한 전력수준에서 동작하는 총 천연색 LED에 기초를 둔 옥외 비디오화면을 가능하게 한다.

9.4.3 LED 패키징과 광자도출

표준 LED 패키지의 단면도가 그림 9.15에 나타나 있다. LED칩이 한쪽에서 약 250㎛로 측정되는 반사형 캐비티에 놓여있다. 반사형 캐비티는 빛의 일부분, 어떤 경우에는 많은 부분이 칩의 옆면으로부터 벗어나기 때문에 사용된다. 다이오드선의 한쪽은 캐비티에 연결되고 선의 접속은 칩의 위쪽 접촉으로부터 두 번째 다이오드선으로 이루어진다. 칩과 선구조는 선구조를 고정시키고 칩으로부터 광자도출을 용이하게 하는 에폭시에 놓여진다. 에폭시 캡슐의 돔형태는 패키지의 위쪽을 통과하는 빛의 전달을 최적화한다.

그림 9.15 표준 LED 패키지의 단면

LED 칩으로부터 생성된 빛을 얻는 것은 예측한 것보다 더욱 많은 문제를 낳는다. 넓은 대역간극을 갖는 물질이 GaAs0.6P0.4, AlGaP, AlInGaP LED에서 빛을 발광하는 층위에 놓인다는 것을 우리는 이미 알고 있다. 넓은 대역간극을 갖는 재료는 창처럼 동작하여 재흡수없이 다이오드의 표면에 빛이 도달하도록 한다. 방출된 광자는 host재료의 대역간극 에너지보다 작은 0.1eV의 에너지를 갖기 때문에 창의 재료는 질소 또는 Zn-O 도핑된 LED에서 필요하지 않다. 빛을 방출하는 층밑에 EG＞Eph인 재료를 갖는 것은 바람직하다. 생성된 빛의 절반은 처음에 아래쪽으로 향하고 약간의 빛은 위쪽표면에 반사된다. 빛을 방출하는 층밑에 EG＞Eph인 재료를 갖으면, 빛은 재흡수의 최소 확률을 갖는 전체 구조안에서 바운드할 수 있고, 그로인해 반도체표면을 때리는 빛의 양을 크게 증가시킨다.

그러나, 빛이 반도체표면에서 이런 것을 가능하게 하기 때문에 빛이 LED 칩을 빠져나갈 것이라고 의미하는 것은 아니다. 기본적인 광학지식을 복습하자. 굴절률 n1을 갖는 유전체내에서 이동하는 빛이 굴절률 n2를 갖는 두 번째 유전체와의 경계면으로 입사할 때, 일반적으로 빛은 일부분은 반사되고 일부분은 그림 9.16에 나타난 것처럼 전달된다. 수직입사의 경우(θ＝0), 전달되는 빛의 굴절 TN은

식 (9.8)

으로 주어지고 여기서 nr≡n1/n2은 굴절비의 계수이다. nr은 반도체로부터 다른 매개체로 전달되는 빛에 대해 1보다 더욱 크다(n1＞n2). n1＞n2일 때마다 임계각 [eqn: theta _c]보다 큰 각에서 입사하는 빛은 총 내부반사(T＝0)를 경험할 것이다. 임계각은

식 (9.9)

으로부터 계산된다. 총 내부반사를 설명하기 위해 LED의 위쪽 표면에서의 일반적 경우처럼 입사되는 빛이 균일하게 모든 각으로 분산되고 임의로 편광된다고 가정하고 모든 각에 대해 합하면 전달된 빛의 전체적인 굴절은

식 (9.10)

으로 결정된다.

샘플계산 수행시, GaP-공기 경계면에서의 빛전달을 고려하자. 3.4의 굴절률을 갖는 GaP는 LED에서 사용되는 반도체의 대표격이다. n1(GaP)＝3.4, n2(공기)＝1로 생각하면 TN＝70%로 계산된다. 그러나, [eqn: theta _c]＝17.1°,＝3.0% !! 빛의 대부분이 총 내부반사에 속한다. 공기와 반도체 사이의 중간적인 굴절률을 갖는 에폭시는 LED 칩으로부터 벗어나는 더욱 많은 빛의 굴절을 가능하게 한다. LED 패키지의 콘모양의 돔은 더욱 많은 빛이 임계각내에서 에폭시-공기 경계면에 도달하도록 한다.

10 쌍극성 접합 트랜지스터(BJT) 기초

5-8장에서 pn 접합 다이오드에 관해 자세히 설명하였다. 다이오드 해석의 논리의 연장으로, 1-접합/2-단자 다이오드에서 2-접합/3-단자 트랜지스터로의 논리를 전개할 것이다. 이 장에서는 쌍극성 접합 트랜지스터(BJT)의 기본 개념을 다루고 있다 - 용어와 기호의 정의, 정성적인 동작 개념, 핵심적인 관계 등등. 이러한 개념들이 세부적인 소자의 해석을 위한 기본적인 준비로서 필요한 지식을 형성한다.

10.1 용어

BJT는 소수 캐리어 확산 거리에 비해 상당히 좁은 영역을 사이에 둔 세 개의 엇갈려 도핑된 영역을 가진 반도체이다. pnp 와 npn 접합 트랜지스터가 그림 10.1에 도식적으로 나와있다. 그림에 나타나 있듯이 가운데의 좁은 영역은 베이스(base), 그리고 바깥쪽의 두 영역은 이미터(emitter)와 컬렉터(collector)이다. 그림 10.1을 언뜻 보기에는 바깥의 두 영역은 서로 바꿔도 가능한 것처럼 보인다. 하지만 실제의 소자에 있어서 이미터는 다른 구조를 가지며 일반적으로 컬렉터에 비해 고농도로 도핑되어 있다. 따라서 두 단자를 서로 바꾸는 것은 소자 특성의 변화를 가져온다.

쌍극성 접합 트랜지스터의 pnp 와 npn 에 대한 표준 회로 기호가 그림 10.2에 나타나 있다. 직류 단자 전류와 전압(양의 전류와 전압 극성)에 대한 기호도 그림에 나타나 있다. 그림 10.2 에서 전압 극성을 표시하는 “+” 와 “-” 기호는 실제로 불필요한 것이다. 왜냐하면 전압 기호에 있는 이중 첨자가 전압 극성을 나타내기 때문이다. 이중 첨자에서 첫 번째 문자는 (+) 단자를 가리키며 두 번째 문자는 (-) 단자를 가리킨다. 예를 들면 VEB는 이미터(+)와 컬렉터(-)사이의 직류 전압 강하이다. 그림 10.2에 표시된 양의 전류의 방향은 어떤 경우에 있어서는 항상 단자로 유입하는 것을 양으로 취하는 IEEE규약과 반대임을 주목하라. 어쨌든 우리가 선택한 극성에 있어서 트랜지스터가 표준 증폭 모드에서 동작될 때 모든 단자 전류는 양의 값이다. 따라서 우리가 선택한 극성은 불필요한 어려움은 피하고 있으며 트랜지스터의 물리적인 동작을 다룰 때 훨씬 더 편리하다.

그림 10.1 소자 영역과 단자 명칭을 보여주는 (a)pnp 와 (b)npn BJT의 도식적 묘사

그림 10.2 (a)pnp 와 (b)npn BJT 회로 기호. 직류 단자 전류, 전압, 그리고 극성이 그림에 나와 있다.

그림 10.2에 나타난 모든 세 전류와 세 전압이 트랜지스터의 특성을 표시하는데 쓰이지만 오직 두 개의 전류와 두 개의 전압만이 독립적이다. 소자로 유입되는 전류와 소자에서 유출되는 전류의 양은 같아야 한다. 그리고, 폐루프에 대한 전압 강하는 0이어야 한다. 따라서, 그림 10.2(a)나 (b)에서 보면,

식 (10.1)

그리고

식 (10.2)

트랜지스터 전류나 전압의 두 값을 안다면 세 번째 단자 전류나 전압값은 식 (10.1)이나 (10.2)를 이용해 구할 수 있다.

하나 이상의 전류와 전압이 BJT의 동작에 관여하기 때문에 소자의 특성은 본질적으로 다차원적이다. 소자의 특성을 좀더 쉽게 다루기 위해 특별한 응용에서 주된 관심이 되는 전류, 전압, 그리고 극성에 관심을 가질 필요가 있다. 소자가 접속된 기본 회로 구성과 바이어스 모드를 명확히 함으로서 이것을 이룰 수 있다.

그림 10.3 회로 구성: (a)베이스 공통; (b)이미터 공통; (c)컬렉터 공통

대부분의 응용에 있어서 신호는 BJT의 두 리드(leads)에 걸쳐 입력이 들어가고, 출력신호는 두 번째 리드 쌍에서 나온다. BJT는 단지 3개의 리드만을 가지고 있으므로 리드중의 하나는 입력과 출력 모두에서 하나의 부분이 되어야 하는 것은 분명하다. 베이스 공통, 이미터 공통, 그리고 컬렉터 공통이란 용어는 입력과 출력에 공통인 리드를 나타내는데 쓰이고 그림 10.3에 각각에 해당하는 회로 구성이 나와 있다. 베이스 공통이 때때로 이용되기는 하지만 이미터 공통이 가장 널리 쓰이는 형태이다. 컬렉터 공통은 거의 쓰이지 않기 때문에 다루지 않을 것이다. 그림 10.3 에서 보면 관심이 있는 전류와 전압이 명시되어 있음을 알 수 있다. 예를 들어 이미터 공통 배열에서 보면 IC와 VEC가 출력과 관계된 변수임이 명백하다. 베이스 공통과 이미터 공통의 이상적인 출력 특성이 그림 10.4 에 나와 있다.

그림 10.4 pnp BJT의 (a)베이스 공통과 (b)이미터 공통의 이상적인 출력 특성

표 10.1 바이어스 모드

바이어스 모드	바이어스 극성 E-B 접합	바이어스 극성 C-B 접합
포화(Saturation) 활성(Active) 반전(Inverted) 차단(Cutoff)	정방향 정방향 역방향 역방향	정방향 역방향 정방향 역방향

바이어스 모드는 주된 관심이 되는 전압의 극성을 명시함으로써 주어진 응용에서 트랜지스터 동작을 좀더 깊이 이해할 수 있도록 도와준다. 특히, 바이어스 모드는 바이어스의 극성(정방향 또는 역방향)이 트랜지스터의 두 접합에 적용되어야 함을 알려준다. 표 10.1과 그림 10.5에 요약되어 있듯이 4 개의 가능한 극성의 조합이 있다.  E-B 접합은 정방향 바이어스이고 C-B 접합은 역방향 바이어스일 때를 일컫는 활성(active) 또는 정방향 활성(active) 바이어스는 가장 널리 쓰이는 동작 모드이다. OP-AMP같은 대부분의 모든 선형 신호 증폭기는 활성 모드로 바이어스 되어 있다. 활성 모드로 바이어스 되어 있는 상태에서 트랜지스터는 가장 큰 신호 이득과 가장 작은 신호의 왜곡을 갖는다. 두 접합이 모두 정방향 바이어스일 때인 포화(saturation)와 두 접합 모두 역방향바이어스일 때인 차단(cutoff)은 각각 스위치로서의 트랜지스터의 동작과 관련 있는 on-state(고전류, 저전압)와 off-state(저전류, 고전압)상태를 일으킨다. 디지털회로에서 이러한 저전압과 고전압은 각각 “0”과 “1”의 논리를 가리킨다. 마지막으로, C-B 접합은 정방향바이어스이고 E-B 접합은 역방향바이어스일 때를 반전(inverted) 또는 반전 활성(inverted active) 모드라고 한다. 실제로 이미터와 컬렉터의 역할이 서로 바뀌게 되거나 또는 정방향 활성 모드를 반전한 것과 같다.

앞으로 다룰 논의의 대부분에서 해석 하에 있는 소자는 pnp BJT가 될 것이다. 비록 npn BJT가 많은 회로응용과 IC 설계에서 더 많이 사용되고 있지만 pnp BJT가 동작원리와 개념을 이해하는데 있어 더 편리한 도구가 된다. pnp 해석의 전개를 통해 독자여러분들이 npn BJT에 그 결과를 적용할 수 있으리라 본다.

10.2 제조

그림 10.1과 유사한 BJT의 이상적인 일차원적 모형이 정성적인(qualitative) 논의와 일차원적 정량(quantitative) 결과를 얻는데에 모두 쓰인다. 여기서는 소자구조의 물리적 성질의 간략한 이해를 제공하고 일차원적 모형과의 상호관계를 제시하기 위해 BJT 제조를 간단히 설명하고자 한다. 많은 경우에 있어서 쌍극성 접합 트랜지스터의 제조는 4장에서 설명한 다이오드의 제조의 간단한 연장에 지나지 않는다. 물론, 중요한 차이점은 매우 근접하게 두 개의 pn 접합이 이루어져야 한다는 것이다.

그림 10.5 (a)4가지 바이어스 모드를 나타내는 BJT 입력과 출력의 조합 (b)4가지 바이어스와 관련된 BJT의 이미터 공통 출력 특성 영역

그림 10.6 (a)전형적인 분리된, 이중-확산 BJT와 (b)집적 회로 npn BJT의 횡단면과 단순화한 모델

전형적인 분리된, 이중-확산 pnp 트랜지스터와 집적회로 npn 트랜지스터의 횡단면이 각각 그림 10.6(a)와 (b)에 나와 있다. 고농도로 도핑된 p+-Si 웨이퍼로 시작하여  분리된 pnp를 형성하기 위한 첫 단계는 높은 저항(저농도로 도핑된)의 p-형의 Si 에피층(epilayer)의 증착이다. 일반적으로 두께가 5 - 10 ㎛인 이 층은 궁극적으로 트랜지스터의 고유한 특성(proper)를 포함하고 있다. 초기 웨이퍼는 단지 기계적인 지지대와 웨이퍼의 바닥에 접촉해 있는 컬렉터에 낮은 저항의 경로를 제공할 뿐이다. 산화물(oxide)을 성장시키고 산화물 개구부(oxide window)를 연 후에 n-형의 베이스를 만들기 위해서 인이나 비소의 확산이 행해진다. 다음으로, 인이나 비소대신 p-형의 불순물 붕소로 앞의 과정을 반복해 p+-이미터를 형성한다. 마지막으로, 웨이퍼의 위층에 알루미늄(Al)이 증착되고 이미터와 베이스 접촉을 형성하기 위해 모양을 만든다. 그림 10.6에 있는 기하하적 모습은 정확한 축척으로 그려진 것이 아님을 명심해야 한다. 가로 방향으로 50배 늘려 보면 조금 더 정확한 모습을 볼 수 있다.

그림 10.6(b)에 그려진 npn 집적회로 트랜지스터는 p-형의 확산을, 다음에 높은 저항의 n-형 에피층(epilayer)에 n-형 확산을 수행함으로서 유사하게 제조된다. IC의 경우에 에피층(epilayer)은 기층의 도핑 타입과 반대의 타입을 가지며 npn 트랜지스터의 다이오드 분리(isolation)는 트랜지스터 표면 주위에 깊은 p-형 확산을 함으로서 이루어진다. 회로에서 가장 큰 음전위가 p-형 기층에 걸리게 된다. 더 높은 전위에 도달하면 n-에피택셜(epitaxial) 영역은 역방향 바이어스 pn 접합에 의해 IC 칩의 다른 소자로부터 전기적으로 절연이 된다. 좀 더 진보된 설계에서는 측면의 pn 접합이 실리콘 이산화물(dioxide) 절연으로 대치되었다. 그림 10.6(b)에 있는  n+매립층은 epilayer를 증착하기에 앞서 확산에 의해 형성된다. 매립층은 트랜지스터의 활성 컬렉터 영역과 위쪽의 컬렉터 접촉과의 저-저항 경로로서 역할을 한다.

그림 10.7 평형상태에서의 pnp BJT의 정전기적 변수의 도식화

(a)공핍 영역, (b)에너지대역도, (c)정전위, (d)전계, 그리고 (e)전하밀도

트랜지스터의 각 영역은 NAE >> NDB > NAC 로 일정하게 도핑되어 있다.

10.3 정전기학(electrostatics)

pn 접합 다이오드 해석과 마찬가지로 트랜지스터 내부의 정전기적 현상을 고찰함으로써 BJT 해석을 시작하고자 한다. 운 좋게도, 평형상태와 정상적인 동작 상황에서 BJT는 정전기적으로 단지 두 개의 독립된 pn 접합에 지나지 않는다. 5장에서 입증한 pn 접합 정전기이론-내부 전위, 전하 밀도, 전계, 정전위, 그리고 공핍 영역과의 관계-이 변형 없이 E-B접합과 C-B접합에 각각 적용될 수 있다. 따라서 예를 들어 트랜지스터의 영역이 일정하게 도핑되어 있다고 가정하고 NAE(이미터 도핑) >> NDB(베이스 도핑) > NAC(컬렉터 도핑) 과 같이 취하면, 표준 pnp 트랜지스터의 일반적인 경우에 평형 에너지대역도와 공핍근사(depletion approximation)에 근거를 둔 정전기적 변수가 그림 10.7에 나타난 바와 같이 결론 내려진다.

그림 10.7을 고려할 때, 그림에 나타난 공핍층이 가정한 NAE >> NDB > NAC 프로필과 일치함을 주목해야한다. 특히, 대부분의 C-B 공핍층(WCB)은 컬렉터에 위치하는 반면에 거의 모든 E-B 공핍층(WEB)은 베이스에 있다. C-B접합의 저농도로 도핑된 면은 E-B접합의 저농도로 도핑된 면에 비해 더 낮은 도핑 농도를 갖고 있기 때문에 WCB > WEB 가 된다. 또한 WB는 베이스의 전체 너비이며 W는 공핍 되지 않은 베이스 부분을 나타내는 표준 기호이다.

즉, pnp 트랜지스터에 대해,

식 (10.3)

여기서, xnEB와 xnCB는 각각 n형 베이스 내부의 E-B와 C-B공핍층의 부분을 나타낸다. BJT 해석에서 준중성 베이스폭이라고 불리는 W를 앞선 장에서 표시한 다이오드의 공핍층을 나타내는 기호 W와 혼돈해서는 안된다.

예제 10.1

문제 : 에너지대역도를 그려라. : (a)평형 상태의 npn 트랜지스터 ; (b)활성 모드 바이어스 하의 pnp 트랜지스터. 트랜지스터의 영역은 일정하게 도핑되었으며 이미터 도핑 >> 베이스 도핑 > 컬렉터 도핑과 같이 표준 도핑으로 가정하라.

풀이 : (a)npn 과 pnp 트랜지스터의 상보성으로 인해 npn 트랜지스터의 에너지대역도는 등가의 pnp 에너지대역도를 상하를 반전시킴으로써 얻어질 수 있다. 따라서 그림 10.7(b)를 반전시키거나 np 접합과 pn 접합의 평형 대 그림을 결합함으로써 그림 E10.1(a)와 같은 형태의 npn 트랜지스터에 대한 평형 에너지대역도를 얻을 수 있다.

그림 E10.1(a)

(b)활성 모드 바이어스 하에서는 E-B접합은 정방향 바이어스이고 C-B접합은 역방향 바이어스이다. 따라서, 그림 10.7(b)를 보면, E-B접합의 베이스쪽의 페르미준위는 이미터쪽의 페르미준위에 비해 증가되었으며, E-B공핍층과 전위 언덕(potential hill)이 감소되었음을 알 수 있다. 반대로, C-B접합의 역방향 바이어스는 접합의 컬렉터쪽의 페르미준위에 비해 베이스쪽의 페르미준위를 낮추고 있으며 C-B공핍층과 포텐셜 언덕 모두가 증가되었다. 추론된 에너지대역도가 그림 E10.1(b)에 그려져 있다.

그림 E10.1(b)

(C)예제 10.2

문제 : 연습문제 5.4를 참고로 순수하게 도핑된 Si pnp 또는 npn BJT의 평형 에너지대역도를 그리는 MATLAB(computer) 프로그램을 작성하여라. 트랜지스터 영역이 균일하게 도핑되고 BJT가 상온에서 유지된다고 가정하라.

풀이 : 파일 BJT_Eband 에 BJT "diagram generator"가 들어있다. 학생들이 만든 프로그램 코드가 부록 M에 들어있다. 프로그램은 NAE = 1018/㎤, NDB = 1016/㎤, NAC = 1015/㎤, 그리고 WB = 1㎛인 pnp BJT에 대한 평형 에너지대역도를 그린다. 도핑 파라미터와 총 베이스 폭은 프로그램 5번째와 6번째 줄에 있는 DOPING과 WIDTH를 바꿔주면 변형시킬 수 있다. n형으로 도핑된 것은 음의 값을 입력하면 된다.

10.4 기본 동작 원리 고찰

쌍극성 접합 트랜지스터 동작의 기본적인 개념을 제공하기 위해서, 활성(active) 모드하에 있는 pnp 트랜지스터를 고려하고 베이스 영역 안과 가까이에 있는 정공(hole)의 활동에 초점을 맞추도록 하자. 그림 10.8에 나와 있듯이 정방향으로 바이어스된 E-B접합 가까이에 있는 주캐리어의 활동은 접합을 거쳐 반대면의 준중성 영역으로의 다수 캐리어 주입이다. 당연히, p+-n 접합의 특성상 베이스에서 이미터로 주입되는 전자보다 이미터에서 베이스로 주입되는 정공의 수가 훨씬 많게 된다. 트랜지스터 작동의 핵심은 베이스로 주입된 캐리어에 후에 어떠한 일이 일어나느냐이다. 만일 준중성 베이스폭이 소수 캐리어 확산 거리보다 훨씬 넓다면 주입된 정공은 n-형의 베이스에서 단순히 재결합할 것이며 두 접합간에는 아무런 상호작용도 일어나지 않을 것이다. 따라서 그 구조는 단지 두 개의 연속한 pn 접합에 지나지 않는다. 어쨌든 정의에 의하면, BJT는 소수 캐리어 확산 거리에 비해 좁은 베이스를 갖고 있는 구조이다. 따라서 주입된 방대한 양의 정공은 준중성 베이스를 따라 완전히 확산하게 되고 C-B 공핍 영역으로 들어가게 된다. C-B 공핍 영역에서의 전계는 이러한 캐리어를 가속화시켜 급속하게 컬렉터로 흘러들어 가게 한다. 좁은 베이스 폭으로 인해 E-B와 C-B접합 전류의 결합이 일어나게 되고 캐리어의 활동이 단지 두 개의 연속한 pn 접합에서와는 명확히 다르다는 것이다.

트랜지스터 동작의 기초를 이루는 캐리어 활동을 인용하는 데 덧붙여 전술한 것은 트랜지스터 영역의 이름을 설명하는 데 도움을 준다. 활성(active) 모드로 바이어스되었을 때 이미터는 베이스로 캐리어를 방츨하는, 캐리어의 소스(source)로서 기능을 한다. 반대로, 역방향으로 바이어스된 C-B접합의 컬렉터 부분은 방출된 캐리어가 제어(control) 또는 베이스 영역을 통과한 후에 그 캐리어들을 모으는, 마치 싱크(sink)와 같은 역할을 한다.

그림 10.8 활성(active) 모드하에서 pnp BJT의 캐리어 활동

그림 10.9 활성(active) 모드하에서 pnp BJT의 확산 전류 흐름의 공간적 도식

좀 더 완전한 그림에 대해서, 그림 10.8과 10.9를 이용해 BJT에서 흐르는 모든 확산 전류를 포함하도록 논의를 확장해보자.(다이오드 해석에서처럼, 공핍 영역과 관련있는 R-G전류는 초기에 무시하였다.) 그림 10.9에서 베이스로 주입된 정공과 관련있는 전류인, E-B접합을 가로질러 흐르는 정공 확산 전류를 IEp로 표시하였다. 유사하게, 오로지 베이스를 성공적으로 통과하는 주입된 정공에 기인하는 전류인, C-B접합을 가로지르는 정공 확산 전류를 ICp로 나타내었다. 앞서 기술했듯이 잘 만들어진 트랜지스터의 베이스 영역에서 재결합으로 인해 소실되는 주입된 정공은 매우 적다. 따라서, ICp ≅ IEp. 물론, 총 이미터와 컬렉터의 전류는

식 (10.4)

그리고

식 (10.5)

와 같다. IEn은 베이스에서 이미터로의 전자 주입과 관련된 전류이다. pn접합의 고농도로 도핑된 면에 흐르는 확산 전류에 부합하게, IEn ≪ IEp 이다.  ICn은 컬렉터에서 C-B 공핍 영역안으로 들어가서 베이스로 쓸려가는 소수 캐리어 전자로 인해 발생한다. 역방향 바이어스 전류일 때  ICn ≪ ICp 이다. 이미터와 컬렉터의 전자 성분은 모두 각각의 정공 성분에 비해 작고 ICp ≅ IEp이기 때문에 IC ≅ IE와 같이 된다. 이것은 잘 알려진 트랜지스터 단자 전류의 특성이다. 반면에, IB는 활성(active) 모드 바이어스하에서 IE와 IC에 비해 작다는 것도 잘 알려져 있다. 이것은  IB = IE - IC라는 사실과 일치한다. 그림 10.9를 그냥 보기에도 IB는 상대적으로 작을 것이라는 것을 알 수 있다. 이미터로부터 주입된 정공과 재결합함으로서 소실된 전자를 보충하기 위해 흐르는 전류와 같은 양인 베이스 전류의 3성분, IB1 = IEn, IB3 = ICn, 그리고, IB2는 모두 작은 양이다.

마지막으로, BJT가 신호를 어떻게 증폭하는가 하는 과정을 간단히 설명하겠다. 트랜지스터가 이미터 공통으로 연결되었을 떄, 출력 전류는 IC가 되고 입력 전류는 IB이며, dc 전류이득은 IC/IB가 된다. pnp BJT에서 전자에 의한 전류인 IB와 정공 전류가 우세한  IC는 E-B접합의 동작을 통해 서로 연관되어진다. 즉, IB를 증가시키면 비례하여 IC가 증가한다. E-B접합을 가로질러 흐르는 작은 양의 전자와 많은 정공을 물리적으로 두 개의 별도의 전류 루프로 나누는 결합된 접합 배열로 인해 더 작은 전류 IB로 더 큰 전류 IC를 제어하는 것이 가능해졌다.(그림 10.10 참조)

그림 10.10 활성(active) 모드 바이어스하의 pnp BJT에서 증폭 동작의 도식적 설명

10.5 동작 파라미터(parameter)

증폭기로서 BJT의 동작을 특징짓는 데 몇가지 파라미터들이 쓰인다. 그 중에는 소자의 내부 동작과 관련된 이미터 효율(emitter efficiency)와 베이스 전송율(base transport factor), 그리고 소자의 외부 동작과 관련된 직류 전류 이득(dc current gain)이 포함된다. 이 절에서는 다음 장에서 하게 될 정량적인 분석을 위한 준비로서 이러한 중요한 동작 파라미터의 정의와 서로간의 관계를 알아보기로 한다.

이미터 효율(emitter efficiency)

그림 10.10에서 총 이미터 전류는 일정하게 유지하는 반면에 E-B 접합을 가로질러 주입된 정공 전류를 증가시키면 명백히 전자 전류는 감소될 것이고 총 전류 이득은 증가될 것이다. 따라서, IE를 이미터 입력으로, IEp를 이미터 출력으로 고려하면 이미터 효율은 다음과 같이 정의된다.

식 (10.6)

분명히, 0≤γ≤1이며 BJT에서의 전류 이득은 γ를 가능한 1에 가깝게 함으로서 최대화된다.

베이스 전송인자(base transport factor)

베이스에 주입된 소수캐리어중에서 성공적으로 베이스의 준중성 폭을 가로질러 확산하고 컬렉터로 들어가는 소수 캐리어의 비율을 베이스 전송인자(αT)이라 한다. pnp BJT에서 이미터로부터 베이스로 주입된 캐리어 수는 IEp에 비례한다. 그리고, 컬렉터로 들어가는 잔류 캐리어 수는 ICp에 비례한다. 그러므로 베이스를 가로지르는 비율은

식 (10.7)

이다.

0≤αT≤1임을 주의하라. 준중성 베이스 영역에서 주입된 캐리어가 결합에 의해 소실되는 양이 적을수록, BJT의 동작의 저하는 더욱 작아지며 더 큰 αT값을 갖는다. 여기서도, 동작 파라미터 αT가 가능한 1에 접근할 때 최대 증폭이 일어난다.

베이스 공통 직류 전류 이득(Common Base d.c. Current gain)

베이스 공통으로 회로가 구성되었을 때 그림 10.4(a)에 그려진 출력 특성중에 활성(active) 모드(-VCB>0)부분은 다음과 같은 관계로서 정확히 모델링된다.

식 (10.8)

여기서, αdc는 베이스 공통 직류 전류 이득이고 ICB0는 IE = 0일 때 흐르는 컬렉터 전류이다. 식 (10.6)과 (10.7)을 이용해서 다음과 같이 달리 표현할 수 있다.

식 (10.9)

그리고

식 (10.10)

식 (10.8)과 (10.10)을 비교하면 다음과 같이 결론을 얻을 수 있다.

식 (10.11)

그리고

식 (10.12)

BJT의 외부 이득과 내부 동작 파라미터를 관련짓는다는 점에서 식 (10.11)은 중요하다. 또한, 식 (10.11)으로부터 0≤αdc≤1과 같이 됨을 주목하라.

이미터 공통 직류 전류 이득(Common Emitter d.c. Current Gain)

이미터 공통으로 회로가 구성되었을 때 출력 특성중에 활성(active) 모드부분(그림 10.4b와 10.5b 참조)은 다음과 같은 관계로 근사화된다.

식 (10.13)

여기서, βdc는 이미터 공통 직류 전류 이득이며 ICE0는 IB = 0 일 때 흐르는 컬렉터 전류이다. IC와 IB의 두 번째 관계식은 식 (10.8)에 IE = IC + IB라는 식을 대입함으로서 얻어진다. 따라서,

식 (10.14)

또는, IC에 관해 정리해서 풀면

식 (10.15)

식 (10.13)과 (10.15)를 비교해보면 다음과 같이 결론내릴 수 있다.

식 (10.16)

그리고

식 (10.17)

식 (10.13)으로부터 대개의 경우에 일어나지만, 어떤 특정한 동작점에서 ICE0가 IC에 비교해 무시할만 하다면, 다음과 같이 됨을 주의하라.

식 (10.18)

일단 αdc를 알기만 하면 βdc를 추론할 수 있다는 점을 알려주기 때문에 식 (10.16)은 중요하다. αdc가 일반적으로 1에 가깝고  IC ≫ IB이기 때문에, 식 (10.16)이나 (10.18)으로부터 βdc ≫ 1이라는 것을 기대할 수 있을 것이다.

10.6 요약

이 장에서 우리는 쌍극성 접합 트랜지스터에 관한 매우 기본적인 지식을 다루었다. 회로에 관련된 대부분의 지식들은 독자들에게 아마 이미 친숙해 있으리라 본다.  우리는 단자 전류와 전압의 기호, 극성, 그리고 서로간의 관계들을 주의해서 다루었으며, BJT 회로 구성과 바이어스 모드를 재검토하였고 출력 특성의 일반적인 형태를 언급하였다. 트랜지스터 제조는 소자 구조의 물리적 특성에 대한 고찰을 하고 다음 해석에서 나타나는 일차원적 모형과의 상호관계를 알아보기 위해 간략히 설명하였다. 소자 정전기학의 완전한 그림을 얻는 것은 오히려 그리 어렵지 않았다. 평형 그리고 정상 동작 상황에서 BJT는 정전기적으로 단지 두 개의 독립된 pn 접합에 지나지 않았다. 활성(active) 모드 바이어스하에서 캐리어 활동과 구조 내의 전류를 고찰함으로서 소자가 어떻게 동작하는 가를 설명하였다. 마지막으로, 소자가 증폭기로서 동작할 때를 특징짓기 위해 사용되었던 파라미터들－이미터 효율, 베이스 전송율, 그리고 외부 전류 이득－을 정의하였고 서로 관련지었다.

연습 문제

10장 문제 안내표

10.1 퀴즈

가능한 간결히 다음 질문에 답하시오.

(a) IE가 입력 전류이고 IC가 출력 전류일 때의 회로 구성을 무엇이라 부르는가?

(b) IC가 입력 전류이고 VEC가 출력 전압일 때의 회로 구성을 무엇이라 부르는가?

(c) 네가지 바이어스 모드를 적으시오.

(d) 집적회로 BJT에서 나타나는 매립층의 목적은 무엇인가?

(e) 표준 pnp BJT에서 NAE, NDB, 그리고 NAC의 상대적 크기는 어떠한가?

(f) pn 접합 다이오드에서 공핍 영역의 폭을 나타내는 표준 기호는 무엇인가? BJT에서 베이스의     준중성 폭을 나타내는 표준 기호는 무엇인가?

(g) BJT에서 베이스 영역은 좁다. 여기서 “좁다”라는 용어의 정확한 의미는 무엇인가?

(h) BJT에서 베이스 영역이 좁아야하는 이유는 무엇인가?

(i) "이미터 효율(emitter efficiency)"을 말로 설명하시오.(식으로 쓰지 말 것)

(j) "베이스 전송인자(base transport factor)"를 말로 설명하시오.

10.2 아래 표에 나와 있는 각각의 네 바이어스 모드와 관련있는 입력과 출력 전압의 극성(+ 또는 -)을 기록해 표를 완성하시오.

(a) pnp 표                                       (b) npn 표

10.3 NAE = 5 × 1017/㎤, NDB = 1015/㎤, NAC = 1014/㎤, 그리고 WB = 3㎛인 Si pnp BJT가 상온에서 평형 상태를 유지하고 있다.

(a) 소자의 각각의 세 영역에 대해 페르미 준위를 적절히 위치시켜 에너지 대역도를 그리시오.(연      습 10.2에 있는 BJT_Eband 프로그램으로 여러분의 답을 점검해 볼 수 있다.)

(b) BJT에서 위치의 함수로서 (ⅰ)이미터 영역에서 V = 0으로 놓은 상태에서 정전위, (ⅱ)전계,      (ⅲ)전하 밀도를 그리시오.

(c) 컬렉터와 이미터간의 총 전위차를 계산하시오.

(d) 베이스의 준중성 폭을 결정하시오.

(e) E-B와 C-B 공핍 영역에서 전계의 최대치를 계산하시오.

10.4 NAE = 1018/㎤, NAB = 1016/㎤, NDC = 1015/㎤, 그리고 WB = 2㎛인 Si npn BJT가 상온에서 평형 상태를 유지하고 있다.

(a) 소자의 각각의 세 영역에 대해 페르미 준위를 적절히 위치시켜 에너지 대역도를 그리시오.(연      습 10.2에 있는 BJT_Eband 프로그램으로 여러분의 답을 점검해 볼 수 있다.)

(b) BJT에서 위치의 함수로서 (ⅰ)이미터 영역에서 V = 0으로 놓은 상태에서 정전위, (ⅱ)전계,      (ⅲ)전하 밀도를 그리시오.

(c) 컬렉터와 이미터간의 총 전위차를 계산하시오.

(d) 베이스의 준중성 폭을 결정하시오.

(e) E-B와 C-B 공핍 영역에서 전계의 최대치를 계산하시오.

10.5 문제 10.3에 있는 BJT가 VEB = 0.5 V, VCB = -2 V로 바이어스되어 있다.

(a) 소자의 각각의 세 영역에 대해 페르미 준위를 적절히 위치시켜 에너지 대역도를 그리시오

(b) 문제 10.3에서 완성된 각각의 그림위에 바이어스된 BJT 내부의 정전위, 전계, 그리고 전하밀      도를 위치의 함수로서 그리시오.

10.6 전형적으로 도핑된 Si npn 트랜지스터에 대해, 활성(active) 모드 바이어스하에서 BJT 내부의 정전위, 전계, 그리고 전하밀도를 위치의 함수로서 그리시오.

10.7 pnp BJT가 IC > 0 인 포화(saturation)로 바이어스되어 있다. 트랜지스터 내부의 캐리어 활동과 확산 전류를 보여주는 그림 10.8과 10.9와 유사한 그림을 그리시오.

10.8 npn BJT가 차단(cutoff) 상태로 바이어스되어 있다. 트랜지스터 내부의 캐리어 활동과 확산 전류를 보여주는 그림 10.8과 10.9와 유사한 그림을 그리시오.

10.9 IEp = 1 mA, IEn = 0.01 mA, ICp = 0.98 mA, 그리고 ICn = 0.1 ㎂인 pnp BJT가 주어져 있다. 다음을 계산하시오.

(a) αT

(b) γ

(c) IE, IC, IB

(d) αdc 그리고 βdc

(e) ICB0 그리고 ICE0

(f) 다른 모든 전류 성분은 고정되어 있고 ICp는 1 mA에 가깝게 증가되어 있다. ICp 증가가 βdc에      미치는 영향은 무엇인가? 설명하시오.

(g) 다른 모든 전류 성분은 고정되어 있고 IEn은 증가되어 있다. IEn 증가가 βdc에 미치는 영향은      무엇인가? 설명하시오.

10.10 IEn = 100 ㎂, IEp = 1 ㎂, ICn = 99 ㎂, 그리고 ICp = 0.1 ㎂인 npn BJT가 주어져 있다. 다음을 계산하시오.

(a) αT

(b) γ

(c) IE, IC, IB

(d) αdc 그리고 βdc

(e) ICB0 그리고 ICE0

(f) 다른 모든 전류 성분은 고정되어 있고 ICn는 100 ㎂에 가깝게 증가되어 있다. ICn 증가가 βdc      에 미치는 영향은 무엇인가? 설명하시오.

(g) 다른 모든 전류 성분은 고정되어 있고 IEp는 증가되어 있다. IEp 증가가 βdc에 미치는 영향은      무엇인가? 설명하시오.

10.11 식 (10.12)에 있는 ICB0가 정공 성분이 없는 이유를 설명하시오. 특히, 베이스 영역에서 C-B 공핍 영역으로 들어가서 컬렉터로 쓸려 들어가는 소수 캐리어 정공과 관련된 성분은 없어야 하는가?

11 BJT 정적 특성(Static Characteristics)

이 장에서는 주로 쌍극성 접합 트랜지스터의 정상-상태 응답(steady-state response)을 모델링하는 데 주력하고 있다. 세 부분으로 나누어서 설명을 하려 한다. 먼저 앞 장에서 소개한 것을 기초로, 이상 다이오드(ideal diode) 해석을 거의 그대로 연장해 이상 트랜지스터(ideal transistor) 해석을 하고자 한다. BJT 동작 파라미터를 계산하고 BJT 정적 특성을 구성하는 데 필요한 기초적인 관계를 설정한다. 이 장의 두 번째 부분에서는 이상적 이론과 실험을 비교하고 이상적인 이론에서 벗어나는 중요한 점들을 체계적으로 검증한다. 이러한 것중에서 트랜지스터에서만 나타나는 것도 있지만 어떤 것들은 다이오드 해석으로부터 예견할 수 있는 것도 있다. 이 장의 세 번째이자 마지막 부분에서는 폴리실리콘(polysilicon) 이미터 BJT와 이종 접합 쌍극성 트랜지스터(heterojunction bipolar transistor : HBT)에 관한 지식을 제공하고 있다. 이러한 소자들은 표준(standard) BJT보다 향상된 성능을 보이는 것으로 최근에 구현된 특별한 트랜지스터들이다.

11.1 이상 트랜지스터 해석(IDEAL TRANSISTOR ANALYSIS)

11.1.1 해법

BJT 동작 파라미터와 단자 전류에 대한 1차 관계식을 유도하는 것은 이상 다이오드 방정식을 유도할 때 쓰였던 것과 유사한 가정, 풀이 과정을 필요로 한다. 물론 제 3의 유한한 길이의 준중성 영역이 존재하고 동시에 세 가지(E, B, C)의 전류-전압을 다루어야 하기 때문에 더 복잡한 것은 사실이다. 우리는 여기서 일반적인 해법을 요약하고자 한다. 즉, 기본적인 가정, 식을 유도하는 데 쓰이는 물질 파라미터들을 기술하고 영역 경계 조건을 이용해 미분 방정식을 풀 것이며 관심있는 전류와 파라미터들에 대한 계산 관계식을 열거하고자 한다.

기본 가정

(1) 해석하에 있는 소자는 축퇴되지 않고 균일하게 도핑된 이미터와 베이스, 그리고 컬렉터를 가     진 pnp BJT이다－E-B와 C-B접합은 계단형 접합으로 구현되었다.

(2) 트랜지스터는 정상 상태 조건에서 동작하고 있다.

(3) 트랜지스터는 1차원적이다.

(4) 준중성 영역에서는 저-수준 주입(low-level injection)이 우세하다.

(5) 트랜지스터 내부에서는 표동(drift), 확산(diffusion), 그리고 열적 재결합-생성(thermal            recombination-generation)의 과정만이 발생한다. 특히, GL = 0이다.

(6) E-B와 C-B 공핍 영역에서의 열적 재결합-생성은 무시할 만하다.

(7) 이미터와 컬렉터의 준중성 영역 폭은 이 영역에서의 소수 캐리어 확산 거리에 비해 훨씬     크다.

준중성 베이스 영역에서의 열적 재결합-생성은 무시되지 않았으며 베이스의 폭은 제한을 두지 않았음을 주의하라.

표기법

해석에 쓰이는 물질 파라미터에 대한 기호가 그림 11.1에 영역별로 열거되어 있다. 영역 첨자(E, B, C)는 전에 쓰였던 캐리어 타입 첨자(n, p)를 대신해 소수 캐리어 파라미터(minority carrier parameters)를 명시하기 위해 쓰였다. 트랜지스터에서는 같은 도핑 타입을 갖는 영역이 두 개이기 때문에 이러한 것이 필수적이다. 덧붙여, 도핑 농도를 명시할 때 표기의 일치를 위해 이중 첨자대신 하나의 첨자를 사용한다. nE0 = ni2/NE, pB0 = ni2/NB, 그리고 nC0 = ni2/NC는 각각 이미터, 베이스, 컬렉터에서의 평형 소수 캐리어 농도를 나타내는 기호이다.

그림 11.1 이상 트랜지스터에 쓰이는 좌표계와 물질 파라미터 기호

확산 방정식 / 경계 조건

전술한 가정하에, 트랜지스터의 준중성 영역에서의 소수 캐리어 농도를 구하기 위해서 소수 캐리어 확산 방정식을 사용할 수 있다. 완전한 해를 얻기 위해 필요한 경계 조건은 이상 다이오드 유도에서 쓰였던 것과 유사하다. 특히, 이미터와 컬렉터의 준중성 폭은 이 영역에서의 소수 캐리어 확산 거리에 비해 훨씬 크기 때문에 안정되지 않은 이미터와 컬렉터 캐리어 농도(ΔnE 그리고 ΔnC)는 캐리어가 각각 E-B와 C-B 접합에서 빠져나가면서 0이 된다. 비슷하게, “접합 법칙(law of the junction)"(식 6.12)이 E-B와 C-B 공핍 영역 끝에서의 경계 조건을 얻는 데 필요하다. 그림 11.1에서 정의된 좌표계로 적절히 표현했을 때, 앞으로 풀어야 할 영역별 방정식과 그에 해당하는 경계 조건들이 아래에 정리되어있다.

이미터 영역

확산 방정식은

식 (11.1)

이고, 경계 조건은

식 (11.2a)

식 (11.2b)

이다.

베이스 영역

확산 방정식은

식 (11.3)

이고, 경계 조건은

식 (11.4a)

식 (11.4b)

이다.

컬렉터 영역

확산 방정식은

식 (11.5)

이고, 경계 조건은

식 (11.6a)

식 (11.6b)

이다.

계산 관계식

일단 ΔnE, ΔpB, 그리고 ΔnC에 관해 해를 구하면, E-B와 C-B 접합을 가로질러 흐르는 전자, 그리고 정공 전류 성분－앞 장에서 소개한 바와 같이 IEn, IEp, ICn, 그리고 ICp－은 쉽게 구할 수 있다. 예를 들어, E-B 공핍 영역에서 재결합-생성을 무시할 만하다고 가정하면 pnp 트랜지스터에서 IEn은 x" = 0에서 구한 이미터에 흐르는 소수 캐리어 확산 전류와 똑같이 계산될 수 있다. 또는,

식 (11.7)

유사하게,

식 (11.8)

식 (11.9)

그리고

식 (11.10)

마지막으로, 전술한 내부 전류 성분에 대한 해와 다음 관계를 이용해 동작 인자(performance factors)와 단자 전류를 표현할 수 있다.

식 (11.11) (식 10.6과 같다.)

식 (11.12) (식 10.7과 같다.)

식 (11.13) (식 10.11과 같다.)

식 (11.14) (식 10.16과 같다.)

식 (11.15) (식 10.4와 같다.)

식 (11.16) (식 10.5와 같다.)

식 (11.17) (식 10.1과 같다.)

11.1.2 일반적 해(임의의 W)

앞 절에서 기술한 풀이 과정대로 실행하는 데 있어서, 우리는 여기서 동작 파라미터와 단자 전류에 대한 표현식을 이끌어내는 수학적 전개를 하고자 한다. 진행하기 앞서 6.1.3절의 이상 다이오드 유도와 6.3.2절의 협폭-베이스(narrow-base) 다이오드 부분을 다시 읽어 보면 도움이 될 것이다.

이미터 / 컬렉터 영역의 해

이미터의 준중성 영역에서 소수 캐리어 확산 방정식(식 11.1)의 일반적 해는

식 (11.18)

이다. 왜냐하면 x" → ∞에 따라 exp(x"/LE) → ∞이므로 식 (11.2a)의 경계 조건은 A2가 오직 0일 때만 만족하게 된다. A2 = 0 이면, 식(11.2a)의 경계 조건을 적용했을 때 A1 = ΔnE(x"=0)과 같이 된다.따라서,

식 (11.19)

그리고 식 (11.7)을 적용하면,

식 (11.20)

유사하게, 컬렉터의 준중성 영역에서 식 (11.6)의 경계 조건에 따른 식 (11.5)의 해는

식 (11.21)

이다. 식 (11.10)을 이용해서 다음과 같이 결론내릴 수 있다.

식 (11.22)

예상했듯이 표기법의 차이나 식 (11.22)에서 음의 부호를 제외하고는 여기서의 전류 해가 이상 다이오드 방정식의 p-측의 그것과 일치한다. n-베이스에서 p-컬렉터로 흐르는 전류를 컬렉터의 양의 전류로 정의했으므로 식 (11.22)에서 음의 부호가 발생한 것이다. 즉, 양의 방향이 다이오드에서의 방향과 반대로 정의되어 있다.

베이스 영역의 해

이미터와 컬렉터의 해는 단지 1-측(one-sided)의 이상 다이오드의 해에 지나지 않는 반면에, 베이스 영역의 해와 그에 관련된 전류는 이전의 결과와는 다를 것으로 예상된다. 수학적으로, 이러한 예상은 베이스가 그 길이에 있어서 유한하고 동요하는 캐리어 농도가 x = 0나 x = W에서 반드시 0이 되지 않는다는 점으로부터 생각될 수 있다.

유도하는 과정에서, 베이스 영역의 확산 방정식에 대한 일반적인 해가 다음과 같은 보통의 형태를 취하고 있다는 점을 주목해야 한다.

식 (11.23)

어쨌든, 식 (11.4)를 적용하면,

식 (11.24a)

식 (11.24b)

식 (11.24)를 A1, A2에 관해 풀고, 그곳에서 나온 결과를 다시 일반적 해에 대입하면 다음과 같은 결과를 얻을 수 있다.

식 (11.25)

또는 조금 더 간결하게 sinh 함수의 형태로 표시하면

식 (11.26)

이고, 여기서

식 (11.27)

이다. 만약 VCB = 0, ΔpB(w) = 0 그리고 식 (11.26)이 협폭 베이스 다이오드 해로 바뀌어진다면, 식 (6.65)가 됨을 주의하라. 물론, ΔpB(w) = 0일 때 이 두가지 문제의 상술이 동일한 경우가 되어야 한다.

만약 ΔpB(w) 해가 있다면 E-B와 C-B 접합을 가로질러 흐르는 정공 전류를 계산할 수 있다. 식 (11.8)과 (11.9)를 적용하고 ΔpB(0)와 ΔpB(w)의 전압 의존성을 명백히 보이면, 다음과 같이 결론내릴 수 있다.

식 (11.28)

식 (11.29)

여기서,

식 (11.30)

동작 파라미터 / 단자 전류

동작 파라미터간의 관계식을 설정할 때 트랜지스터는 반드시 활성 모드로 바이어스되어 있다고 가정해야 한다. pnp 트랜지스터의 활성 모드 바이어스하에서는 VEB > 0이고 VCB < 0이다. 이러한 바이어스 조합이 식 (11.28)과 (11.29)의 [exp(qVCB/kT)-1]항을 [exp(qVEB/kT)-1]항에 비해 더 작게 만든다. 따라서, IEP와 ICP의 식에서 [exp(qVCB/kT)-1]항을 무시할 수 있고, 이 식을 식 (11.11)과 (11.12)에 대입하고 nE0/pB0 = NB/NE임을 주목하면 다음을 얻을 수 있다.

식 (11.31)

식 (11.32)

그리고,

식 (11.33)

식 (11.34)

총 이미터, 그리고 컬렉터 전류에 관한 식은 그들 각각의 n성분과 p성분을 단순히 더함으로서 얻을 수 있다.

식 (11.35)

식 (11.36)

마지막으로, 필요하다면, 베이스 전류에 관한 정확한 식은 IB = IE - IC를 이용해 구할 수 있다.

예제 11.1

문제 : (a)이미터와 컬렉터 단자 전류에 관한 식이 W ≫ LB인 경계에서 이상 다이오드 방정식으로 간단히 표현할 수 있음을 보여라.

(b)이미터 전류에 관한 식 (11.35)에서 VCB = 0으로 놓으면, 협폭-베이스(narrow-base) 다이오드의 I-V관계와 같이 됨을 보여라.

풀이 : (a)W ≫ LB  또는 W/LB → ∞인 경계조건에서,

식

그리고

식

위의 쌍곡선(hyperbolic) 함수의 극한 값을 식 (11.35)와 (11.36)에 대입하면, 결과는 다음과 같다.

식

식

표기법의 차이나 IC관계식의 음의 부호만 제외하고 위에 나타낸 식은 명확한 이상 다이오드 방정식이다. 앞서 설명했듯이, 음의 부호는 C-B 접합에서 양의 전류 방향을 n에서 p로 정의했기 때문이다. 여기서의 유도한 것으로 앞서 언급하였듯이 W ≫ LB인 구조는 단지 인접하여 접속한 두 개의 다이오드(two back-to-back diodes)에 지나지 않는 것을 알 수 있다.

(b)만약 VCB = 0이라면, [exp(qVCB/kT)-1]항은 0이 될 것이고 식 (11.35)는 다음과 같이 간단하게 될 것이다.

식

E-B 접합의 p+-n 성질로 인해 nE0를 포함하는 항(IEn으로부터 발생하는 항)은 무시될 수 있다. 표기법의 차이를 제외하고는 상기 식은 협폭-베이스의 결과[식 (6.68)과 (6.69)]와 정확히 일치한다. 일반적으로, 컬렉터와 베이스를 서로 연결하거나 VCB = 0이면, 이상 트랜지스터는 앞서 분석한 협폭-베이스 다이오드와 기능적으로 등가이다.

11.1.3 단순화된 관계식(W ≪ LB)

앞선 절에서 전개한 관계식들이 트랜지스터 파라미터와 전류에 대한 완전한 해를 구성하고 있다. 이러한 것은 계산을 수행하거나 특성을 고안하는데 바로 쓰일 수 있다. 어쨌든 단순화된 또는 변형된 형태의 해는 개괄적인 면을 볼 수 있게 해주고 좀더 쉽게 해를 다룰 수 있게끔 도와준다. 이번 절에서는 전형적인 트랜지스터에서 W ≪ LB이라는 사실로 인해 발생하는 단순화 작업을 검증하기로 한다.

준중성 베이스에서의 소수 캐리어 분포에 대한 해를 단순화하는 과정에서 앞서 기술한 협폭이라는 필요 조건은 훨씬 더 전에 언급할 수 있었을 것이다. 그리고 이것은 자동적으로 그 이하의 모든 세부식을 단순화하였을 것이다. 하지만 불행하게도, 협폭 조건의 초기 적용은 다른 극한의 경우에 해를 검증하는 것을 불가능하게 하였다. 즉, 특별한 경우(W ∼ LB)의 해를 조사하는 것을 허용하지 않았고 가장 중요한 것은 어떤 식에서는 중요한 항을 잃어버리는 경우도 있다는 것이다. 우리는 또한 coth(ξ) = cosh(ξ)/sinh(ξ)와 같은 부가적인 쌍곡선(hyperbolic) 함수를 이용해 좀더 간결한 관계식으로 전개할 수 있다는 점을 언급하지 않을 수 없다. 하지만 sinh과 cosh 함수만을 사용하는 것이 더 편하게 느껴진다. 다음에서, 협폭-베이스 다이오드에서 처음 논의되었던  sinh과 cosh 작은-독립변수 극한(small-argument limit)를 이용하였다. 그리고 독자의 편의를 위해 여기서 다시 한 번 반복하였다.

식 (11.37)

그리고

식 (11.38)

베이스에서의 ΔpB(x)

0 ≤ x ≤ W이므로, 만약 W/LB ≪ 1이라면 식 (11.26)의 (W-x)/LB와 x/LB항은 x의 모든 값에 대해 1보다 훨씬 작은 값을 갖게 된다. 따라서 특정한 극한에서 식 (11.26)의 모든 sinh(ξ) 함수는 그들의 독립변수(argument)로 대체할 수 있고 다음을 얻을 수 있다.

식 (11.39)

그림 11.2 pnp BJT의 베이스에서의 교란된(perturbed) 캐리어 농도(PB - PB0). 그림에서의 분포는 활성 모드 바이어스에 해당한다.(VEB > 0, VCB < 0)

또는

식 (11.40)

식 (11.40)은 교란된 캐리어 농도가 W ≪ LB의 경계에서는 단순한 위치의 선형 함수가 된다는 것을 알려준다. 농도의 직선 분포가 E-B 공핍 영역의 베이스 말단의 ΔpB(w) = pB0[exp(qVEB/kT)-1]에서 시작해 C-B 공핍 영역의 베이스 말단의 ΔpB(w) = pB0[exp(qVCB/kT)-1]까지 이어져 있다. W/LB의 비가 1이어도 분포는 선형에 매우 접근한다는 점을 검증하는 것은 독자들에게 문제로 남겨두겠다.

동작 파라미터

W/LB ≪ 1인 경계에서, W/LB의 차수를 최대한 2차로 잡는다면 동작 파라미터(식 11.31-11.34)에 대한 일반적인 해는 다음과 같이 단순화된다.

식 (11.41)

식 (11.42)

식 (11.43)

식 (11.44)

식 (11.41)을 검증할 때, 앞서 행한 정성적인 논의와 일치하듯이 NE ≫ NB라는 조건은 이미터 효율을 1에 가깝게 만든다. 트랜지스터 동작을 이해하는 과정에서처럼 식 (11.42)는 베이스 전송율을 1에 근접하게 하기 위해서는 W ≪ LB이어야 한다는 것을 알려준다.

표 11.1 300K에서 동작한 pnp BJT에 대한 물질 파라미터의 가정치와 계산치의 예

식 (11.41)-식 (11.44)의 결과는 샘플 계산을 이미 할 수 있을 정도로 매우 간단한 형태를 취하고 있다. 300K에서 동작한 pnp BJT의 물질 파라미터들이 표 11.1에 기록되어 있고 W ≅ WB이다. 열거된 물질 파라미터들을 동작 관계식에 대입하면

식

식

그리고

γ = 0.9985

αT = 0.9982

αdc = 0.9968

βdc = 310

이다.

이미터 도핑이 가정한 1018/㎤(이론에서 축퇴되지 않은 성질에 의해 주어진 대략의 상한값)보다 전형적으로 크지 않을지라도 계산된 결과는 실제의 트랜지스터를 상당히 잘 반영한 것이다. 어쨌든, 현재의 고성능(high-performance) 트랜지스터에서는 αT값이 1에 매우 가까우며 이득은 주로 이미터 효율에 제한받는다.

예제 11.2

문제 : 식 (11.40)에서 W ≪ LB의 경계에서 ΔpB(x)의 선형 의존성은 그리 놀라워 할 일이 아니었다. 앞서 문제 3.17과 협폭-베이스 다이오드 해석에서 보았듯이, 영역에서 확산 거리에 비해 훨씬 짧은 무시할만한 열적 재결합-생성으로 인해 자동적으로 선형 의존성이 생기는 것이다.  pnp 트랜지스터의 준중성 베이스에서 열적 재결합-생성이 무시할 만큼 작다고 가정하면, 식 (11.40)이 소수 캐리어 확산 방정식에 대한 해임을 보여라.

풀이 : 열적 재결합-생성을 무시할 만하다고 가정하면, 식 (11.3)의 베이스 영역의 확산 방정식은 다음과 같이 간단하게 쓸 수 있다.

식

이것은 다음과 같은 일반적인 해를 갖고 있다.

식

식 (11.4)의 경계 조건을 적용하면

식

이고

식

또는

식

이다.

마지막으로, 추론한 A1과 A2를 다시 일반적 해에 대입하면 예상하는 결과를 얻을 수 있다.

식

예제 11.3

문제 : 포화 모드로 바이어스되어 있는 pnp 트랜지스터(W ≪ LB)에 대해 고려해 보자. 선형적인 척도를 이용하고 같은 좌표계를 사용해, 이미터, 베이스, 그리고 컬렉터의 준중성 영역에서의 평형 캐리어 농도(n/n0 또는 p/p0)를 기준으로 동요하는(perturbed) 소수 캐리어 분포를 그려라.

풀이 : 식 (11.19)와 (11.21)을 다음과 같이 쓸 수 있다.

식

식

포화 모드로 바이어스되었을 떄, VEB > 0이고 VCB > 0이다. 따라서 이미터와 컬렉터의 분포는 비슷하다. 게다가, 분포는 정방향으로 바이어스된 pn 다이오드에서의 캐리어 과잉과 같은 일반적인 형태를 갖고 있다. 공핍 영역의 끝에 바로 근접해 있는 캐리어들의 연쇄 충돌이 발생하고 충돌이 준중성 영역으로 더 깊이 들어갈수록 캐리어 농도는 지수함수적으로 감소한다.

준중성 베이스의 끝단에서, 식 (11.4)의 경계 조건으로부터 다음과 같이 추론할 수 있다.

식

식

VEB > 0 그리고 VCB > 0이면 준중성 베이스의 양 끝단 모두에 캐리어 과잉이 생기게 된다. 또한, E-B 공핍 영역의 베이스 끝단과 이미터 끝단에서의 정규화된 캐리어 과잉은 정확히 일치함을 주목해야 한다. 유사하게, ΔpB(W)/pB0 = ΔnC(x`=0)/nC0이다. 마지막으로, 베이스에서의 분포는 W ≪ LB이기 때문에 근사적으로 선형이어야 한다는 것을 알고 있다.

원하는 그림은 아래에 나온 것과 같은 일반적인 형태를 갖고 있다.

그림

예제 11.4

문제 : 식 (11.40)의 ΔpB(x)에 대한 근사식을 사용해 베이스 전송인자를 구하고 결과를 설명하시오.

풀이 : ΔpB(x)의 근사해가 x의 선형함수이므로 dΔpB(x)/dx는 준중성 베이스에서의 모든 x에 대해 같은 값을 갖고 있다. 따라서 식 (11.8)과 (11.9)로부터 ICp ≒ IEp, 그리고

식

인 것을 알 수 있다.

αT = 1이라는 것은 주입된 캐리어가 준중성 베이스를 통과할 때 재결합에 의해서 소실되는 것은 없다는 것을 의미한다. 이러한 결과는 베이스 영역에서의 재결합-생성은 무시할 만하다는 가정과 일치한다. 이것은 예제 11,2에서 식 (11.40)의 유도 과정에서 쓰였던 핵심적인 가정이다. 분명히, 선형적인 ΔpB(x) 관계식을 사용해 동작 파라미터를 계산할 때 (W/LB)2항은 잃어버리게 된다.

11.1.4 Ebers-Moll 방정식과 모델

이제 우리의 관심사를 동작 파라미터에서 단자 전류로 돌리도록 하자. 식 (11.35)와 (11.36)을 다시 검증하면서 시작하자. 식 (11.35)에서 VCB가 0이라면 식의 나머지 부분은 E-B 접합에 대한 이상 다이오드 방정식의 일반적인 형태를 취하고 있다. 이와 마찬가지로, 식 (11.36)에서 VEB가 0이라면 식의 나머지 부분은 C-B 접합에 대한 이상 다이오드 방정식의 일반적인 형태를 취한다. 따라서 식 (11.35)에서 항[exp(qVEB/kT)-1]의 계수와 식 (11.36)에서 항[exp(qVCB/kT)-1]의 계수를 실제의 다이오드 포화 전류로 생각하고 다음 식을 소개하는 것이 합리적이다.

식 (11.45a)

식 (11.45b)

다음에 IE와 IC 방정식에 있는 VCB항을 비교해보자. 식 (11.35)의 [exp(qVCB/kT)-1]의 계수가 [exp(qVCB/kT)-1]의 계수인 IR0보다 작기 때문에, 식 (11.35)의 VCB항을 C-B 접합으로부터 E-B 접합으로 흐르는 IR0[exp(qVCB/kT)-1] 전류의 부분으로 간주할 수 있다. 유사하게, 식 (11.36)의 VEB항은 E-B 접합으로부터 C-B 접합으로 흐르는 IF0[exp(qVEB/kT)-1]전류의 부분으로 볼 수 있다. 이것으로부터 다음을 소개할 수 있다.

식 (11.46)

그림 11.3 Ebers-Moll 방정식에 근거한 pnp BJT의 대신호 등가회로

여기서 αF와 αR은 각각 정방향, 역방향 “이득”이다. αRIR0는 식 (11.35)에서 αFIF0는 식 (11.36)에서 쓰였다. 새로 소개한 파라미터를 포함해서 식 (11.35)와 (11.36)을 다시 쓰면,

식 (11.47a)

식 (11.47b)

이다.

식 (11.47)은 Ebers-Moll 방정식으로 알려져 있다. SPICE와 같이 컴퓨터를 이용한(computer-aided) 회로 해석 프로그램들이 직류 동작점 변수에 대해 계산하고 BJT 소자 특성을 구성하기 위해 종종 이러한 방정식이나 또는 변형된 형태의 방정식을 사용하고 있다. 비록 여기서는 첫 번째 원리로부터 이끌어냈지만 Ebers-Moll 방정식을 실험 데이터와 맞춰가면서 추론한 네 개의 파라미터들로 이루어진 경험적인 관계식으로도 볼 수 있다. 실제로, 오직 세 개의 파라미터만을 결정할 필요가 있다. 왜냐하면, 네 번째 파라미터는 식 (11.46)에 나와 있듯이 αFIF0 = αRIR0로부터 항상 계산할 수 있기 때문이다.

회로의 관점에서 보면 Ebers-Moll 방정식과 IB = IE - IC는 단지 BJT의 세 단자에 대한 노드 방정식에 지나지 않는다. Ebers-Moll 방정식의 각 항에 회로 기호를 연관시켜 보면 그림 11.3에 있는 것처럼 대신호 등가 회로를 얻을 수 있다. 등가 회로는 때때로 회로 해석이나  PNPN 소자군과 같은 좀더 복잡한 소자 구조를 다룰 때 유용하다.

예제 11.5

문제 : Ebers-Moll 식에서 정방향 전류 이득이 베이스 공통 전류 이득과 같음을 보여라. 즉, αF = αdc

풀이 : 식 (11.46)의 좌변과 우변을 식 (11.45a)의 각각에 해당하는 변으로 나누면 다음과 같다.

식

nE0/pB0 = NB/NE이므로, 위의 αF식에서 두 번째 식과 (11.33)의 αdc식은 서로 일치한다.

예제 11.6

문제 : 10장에서 베이스 공통 출력 특성의 활성 모드 부분은 다음과 같은 관계식에 의해 정확히 모델링된다고 지적한 바 있다.

식 (10.8과 같다.)

Ebers-Moll 방정식을 변형해서 위와 같은 등가의 식을 얻을 수 있음을 보여라.

풀이 : 활성 모드 동작(VEB > 0, VCB < 0, exp(qVCB/kT) ≪ 1)하에서 Ebers-Moll 방정식은 다음과 같이 간단히 줄일 수 있다.

식

식

IE 식을 전압 성분에 대해 풀면

식

이고 IC 식에 대입하면

식

αF = αdc이므로, 만약 ICB0 = (1-αFαR)/IR0이라면 상기 식과 원래의 식은 동일한 것이다.

(C)예제 11.7

문제 : Ebers-Moll 방정식과 보조식을 이용해서 각각 베이스 공통과 이미터 공통에서 동작하고 있는 pnp BJT의 입력, 출력 특성을 계산하고 또, 그리는 MATLAB(computer) 프로그램을 작성하라. 계산 수행시 소자는 상온에서 동작하고 소자 면적 A = 10-4㎠, W = WB, 그리고 물질 파라미터는 표 11.1에 나온 것과 유사하다고 가정한다.

풀이 : 베이스 공통 입력 특성은 출력 전압 VCB를 선택한 단계값에 따라 취했을 때의 IE 대 VEB의 그래프이다. 특성을 조금 더 편하게 구하기 위해서는 IE를 VEB와 VCB의 함수로 표현하거나 IE = IE(VEB, VCB)의 형태를 가진 식이 필요하다. IE Ebers-Moll 식, 식(11.47a)는 정확히 이러한 형태를 갖고 있어 베이스 공통 입력 특성을 계산하는데 바로 쓰일 수 있다. 다른 특성들을 구하기 위해서는, 어쨌든, 적절한 형태의 계산식을 얻기 위해 Ebers-Moll 식들을 다시 조합하고 재정리해야 한다. 예제 11.6에서 행한 것과 유사한, 하지만 다소 다른 것들도 포함된 대수적인 조작으로 다음과 같은 계산식을 얻을 수 있다.

(1)베이스 공통 입력[IE = IE(VEB, VCB)]

식

(2)베이스 공통 출력[IC = IC(VCB, IE)]

식

(3)이미터 공통 입력[IB = IB(VEB, VEC)]

식

(4)이미터 공통 출력[IC = IC(VEC, IB)]

식

부록 M에 있는 MATLAB 프로그램 BJT는 앞서 기술한 식들을 이용해 BJT 특성을 계산한다. 원하는 특성은 opening menu에서 취했다. 샘플 파라미터를 이용해 BJT 프로그램을 실행한 후에 소자의 파라미터를 바꿔가면서 특성의 변화를 확인해 볼 수 있을 것이다. 상수, 물질 파라미터, 그리고 W = WB 등의 Ebers-Moll 파라미터는 지정해 주게 되거나 또는 보조 프로그램 BJT0에서 계산하게 된다. 도핑, 수명, 베이스 폭, 소자 면적 등을 바꾸려면 BJT0 프로그램의 해당하는 줄을 변형하면 된다. BJT0 프로그램은 주어진 도핑과 수명에 따른 이동도, 확산 계수, 그리고 확산 거리를 자동으로 계산한다. WB = 2.5㎛, NB = 1.5 × 1016/㎤, NC = 1.5 × 1015/㎤ 이러한 값들은 표 11.1에 나타낸 값들과 다소 다르다. 하지만 이것은 다음 절에서 설명할 실험적인 특성과 더 가까운 값으로 제공한 프로그램에 포함되어 있다. 여기서 상술한 것들은 샘플 파라미터에 대해 최적화한 것으로 일련의 파라미터 값들이 바뀌면 다시 고쳐야 한다.

11.2 이상과의 차이(Deviations from the ideal)

예제 11.7에서 보였듯이, BJT 정적 특성의 예상된 형태를 세우는 데에 전 절에서 세운 이상 트랜지스터 관계식들이 쓰일 수 있다. 이 절에서는 이상-소자 특성과 측정한 특성을 비교하고 이상과 다른 중요한 차이점에 대한 이유를 살펴보고자 한다. 우리는 먼저 이론적으로 예견한 일반적인 형태와 관측한 특성과의 차이가 발생하게 하는 현상에 대해 주목하도록 하자. 다음으로 계산값과 관측값의 수치적인 일치의 정확도에 영향을 끼치는 현상들, 예를 들면 베이스 저항(base resistance), 공핍 영역 재결합-생성과 같은 것들을 고려한다.

11.2.1 이상 이론/실험 비교

실험적인 BJT 특성과 그에 해당하는 이상 이론의 특성 비교가 그림 11.4와 11.5에 나타나 있다. 그림 11.4는 베이스 공통 입력 특성과 출력 특성을 보여주고 있으며, 그림 11.5는 이미터 공통 입력 특성과 출력 특성을 보여주고 있다. 실험 특성은 상온에서 2N2605 pnp BJT로부터 측정하였다. 이론상의 곡선은 W = WB라 가정하고 예제 11.7에서 사용하였던 BJT 프로그램을 이용해 구하였다.

그림 11.4 베이스 공통 pnp BJT 특성: (a)이상 이론과 (b)실험적인 입력 특성; (c)이상 이론과 (d)실험적인 출력 특성. 상온에서 2N2605 pnp BJT로부터 측정하였으며 주로 Hewlett-Packard 4145B Semiconductor Parameter Analyzer를 이용해 기록하였다. (d)의 -VCB ≥ 110 V부분은 curve tracer에서 관측한 특성을 이상적으로 그린 것이다. 이론상의 곡선은 W = WB라 가정하고 예제 11.7에서 사용하였던 BJT 프로그램을 이용해 구하였다.

그림 11.4(a)와 (b)의 베이스 공통 입력 특성의 예상치와 측정치는 서로 비슷한 특징을 갖고 있는 것으로 보인다. 즉, 입력 전류(IE)는 입력 전압(VEB)의 증가에 대해 지수 함수적으로 증가한다. 이론 특성은 분명히 출력 전압(VCB)에는 무관하다. 하지만, 실험상으로는 주어진 입력 전압에서의 입력 전류가 VCB가 음의 값으로 증가함에 따라 증가하는 것이 잘 나타나 있다.

그림 11.4(c)와 (d)의 베이스 공통 출력 특성을 보면, 이론과 실험이 상당히 잘 일치하고 있음을 알 수 있다. 두 경우 모두에 출력 전류(IC)가 음의 -VCB에서 출발, 급격한 증가를 보이다가 -VCB > 0에서는 거의 완전한 안정 또는 불변을 보이고 있다. 이론적으로 트랜지스터에서 적용할 수 있는 -VCB값은 제한이 없다. 반면에 다이오드 해석에서 예상할 수 있었던 것처럼 실제의 소자에 있어서 출력 전압은 일종의 항복(breakdown) 현상에 의해 VCB0의 최대값으로 제한 받는다.

그림 11.5(a)와 (b)에 나타난 이미터 공통 입력 특성은 대부분 서로 완벽히 일치한다. VEC = 0 특성은 이론상이나 실험 도식 모두에 각각 독단적으로 나타나 있다. 반면에, VEC > 수kT/q인 출력전압과 관련된 특성은 서로 모여있으며 입력 전압(VEB)축을 따라 양의 방향으로 옮겨져 있다.

그림 11.5 이미터 공통 pnp BJT 특성: (a)이상 이론과 (b)실험적인 입력 특성; (c)이상 이론과 (d)실험적인 출력 특성. 상온에서 2N2605 pnp BJT로부터 측정하였으며 주로 Hewlett-Packard 4145B Semiconductor Parameter Analyzer를 이용해 기록하였다. 이론상의 곡선은 W = WB라 가정하고 예제 11.7에서 사용하였던 BJT 프로그램을 이용해 구하였다.

이론과 실험의 가장 큰 차이점은 그림 11.5(c)와 (d)에 나타난 이미터 공통 특성에서 찾을 수 있다. 첫째, 이론 특성은 활성 모드 바이어스 하에서 완전히 평평한(VEC에 대해 독립적인) 반면에, 실험 곡선은 비교적 낮은 출력 전압에서도 지각할 수 있을 정도의 상승을 볼 수 있다. 더욱이, 큰 출력 전압에서 실험 특성은 뚜렷한 상승을 보인다. 마지막으로, 일종의 항복 현상이 트랜지스터에 적용될 수 있는 최대 저-전류 출력 전압, VCE0을 제한하는 것은 명백하다.

전체적으로 보면 이상과 실험은 상당히 일치하는 부분이 많다. 앞으로 설명할 이상 이론에서 벗어나는 것중에는 베이스 공통 입력 특성의 출력 전압에 대한 강한 의존성, 초기에는 준선형적인 경사를 보이다가 다음에는 상승 곡선을 보이는 이미터 공통 출력 특성, 그리고 항복 현상에 의해 제한 받는 VCB0와 VCE0와 같은 현상이 있다.

VCB0와 VCE0는 트랜지스터 명세서에서 영-입력-전류 항복 전압(zero-input-current breakdown voltages)을 나타내는 V(BR)CB0과 V(BR)CE0의 약어이다. 초기 소자에서 사용하였던 BVCB0와 BVCE0를 앞서 언급한 약어로 대신하고 있다.

11.2.2 베이스 폭 변조(Base Width Modulation)

계산식에서 W = WB로 놓음으로서 그림 11.4와 11.5의 이론 특성을 얻을 수 있었다. 여기서 우리는 W를 가해진 전압에 대해 독립적인 일정한 상수값으로 가정한 것이다. 그러나 사실, 베이스의 준중성 영역 폭은 적용한 바이어스에 대해 독립적인 일정한 값이 아니다. VEB 그리고/또는 VCB값을 변화시키면 E-B 그리고/또는 C-B 접합의 공핍 폭을 변화시키게 된다. 따라서, 그림 11.6에 묘사되었듯이 W가 줄거나 넓어지게 된다. 공핍 폭의 조그마한 변화도 물리적으로 협폭인 베이스로 인해 중요한 문제가 될 수 있다. 가해진 전압에 따라 W가 달라지는 이러한 현상을 베이스 폭 변조(base width modulation) 또는 Early 효과(이러한 현상을 처음으로 발견한 J. Early의 이름을 따서)이라 한다. 식 (11.41)-(11.46)을 고려해보면 베이스 폭 변조가 실제적으로 중요하다는 것을 예견할 수 있다. 이러한 식들을 살펴보면 동작 파라미터와 Ebers-Moll 파라미터가 모두 W의 함수임을 알 수 있다. 따라서, 이것들도 가한 전압에 따라 변하게 된다. 앞 절에서 언급한 이론과 다른 두 가지 일탈(deviation)은 바로 이 바이어스 의존성에 기인하는 것이다.

베이스 공통 입력 특성을 구하기 위해 사용하였던 식을 다시 검증해보면 다음과 같이 쓸 수 있다.

식 (11.48)

여기서, -VCB > 수 kT/q라 가정하였다. 게다가, 쌍곡선(hyperbolic) 함수의 W/LB ≪ 1인 전개에서 가장 작은 차수의 항만을 취하고 전형적으로 작은 값인 DEnE0/LE 항은 무시하면, 베이스 공통 입력 특성의 정의식은 다음과 같이 간단히 정리할 수 있다.

식 (11.49)

C-B 접합에 가한 역방향 바이어스가 증가할 때, C-B 공핍 영역 폭은 증가하고 W는 감소한다. 따라서, 식 (11.49)에 의하면, 주어진 VEB에서 IE는 -VCB가 증가함에 따라 증가할 것으로 예상된다. 이것은 그림 11.4(b)에 나타난 실험 특성에서 정확히 보여준 동작이다.

그림 11.6 베이스 폭 변조. C-B 접합에 가한 역방향 바이어스의 증가에 따른 W의 감소.

베이스 폭 변조는 또한 그림 11.5(d)에 기록한 이미터 공통 출력 전류에 있어서 준선형적인 증가를 가져오게끔 한다. 활성 모드 바이어스 하에서 예제 11.7의 식은 이론적 이미터 공통 출력 특성을 다음과 같이 간단히 하는데 사용된다.

식 (11.50)

식 (10.13)과 같다.

여기서, 전에 식 (11.44)에서 정의하였듯이,

식

C-B 접합에 가한 역방향 바이어스가 증가함에 따라 W가 감소하므로 βdc는 VEC가 증가함에 따라 체계적으로 증가하게 된다. 따라서, 베이스 폭 변조를 고려하면, 활성 모드 바이어스 하에서 주어진 IB에서 IC의 값은 VEC가 증가함에 따라 증가할 것으로 예상된다. 여기서 출력 전압이 VCE0에 도달할 때 IC의 급격한 상승은 베이스 폭 변조로 설명되지 않음을 주목해야 한다.

나머지 실험 특성－베이스 공통 출력 특성과 이미터 공통 입력 특성－은 W = WB라 가정하고 구성한 이론 특성과 상당히 잘 일치함을 알 수 있다. 여기서 의문이 생길 수 있다: 어떻게 베이스 공통 출력 특성과 이미터 공통 입력 특성은 베이스 폭 변조에 비교적 영향을 덜 받는가? 이 질문에 답하기 위해서는 베이스 공통 출력 특성의 활성 모드 부분은 다음과 같이 정확히 모델링됨을 주목해야 한다.(예제 11.6을 보라.)

식 (11.51)

식 (10.8)과 같다.

여기서, 앞서 식 (11.43)에서 보였듯이,

식

이다. 잘 만들어진 트랜지스터에서 αdc 식의 분모에 있는 W-의존항은 1에 비교해 작은 값이다. 그 결과, W에 있어서 아무리 큰 변화도 αdc에는 거의 아무런 변화도 가져오지 않는다. 유사하게, 식 (11.51)에 있는 ICB0는 본질적으로 W-독립적인 것으로 볼 수 있다(그리고 심지어 대부분의 경우에 무시할 수 있다.). 그러므로 베이스 폭 변조는 베이스 공통 출력 특성에는 거의 영향을 끼치지 않는 것으로 결론 내릴 수 있다. 이미터 공통 입력 특성에도 이와 비슷한 논의가 적용될 수 있음을 보이는 것은 예제로 남겨 놓았다.

트랜지스터 도핑과 바이어스 모드가 베이스 폭 변조와 어떠한 관계를 가지고 있는지 살펴보도록 하자. 표준 트랜지스터에서 NE ≫ NB > NC이다. 따라서 E-B 공핍 영역의 거의 모든 부분은 베이스에 위치하게 되며 C-B 공핍 영역의 대부분은 컬렉터에 있게 된다. 활성 모드 바이어스 하에서 E-B 접합은 단지 작은 정방향 바이어스만을 갖게 되고 베이스의 준중성 영역 폭의 변조에는 거의 아무런 역할도 하지 않는다. 반면에, C-B 접합에는 일상적으로 큰 역방향 바이어스가 가해지게 된다. 하지만 C-B 공핍 영역의 대부분이 컬렉터에 위치하기 때문에 베이스 폭 변조의 효과는 최소화된다. 그러나 같은 트랜지스터가 반전 모드에서 동작되고 있다면 그의 반대도 역시 사실이다. 왜냐하면 반전 모드에서 역방향 바이어스가 E-B 접합에 가해지기 때문에 그에 관련된 공핍 영역은 거의 베이스로만 확장해가고 따라서, 표준 트랜지스터는 본질적으로 베이스 폭 변조에 매우 민감하다.

11.2.3 펀치-스루(Punch-Through)

펀치-스루(punch-through)는 매우 심하게 진행된 베이스 폭 변조로 간주할 수도 있다. 특히, 베이스 폭 변조로 인해 W → 0이 된 물리적 상황을 말한다. 즉, 그림 11.7에 나타내었듯이 E-B와 C-B의 공핍 영역이 베이스 안에서 서로 접촉하게 되었을 때를 베이스가 펀치 스루 되었다고 말한다. 일단 펀치-스루가 발생하면, E-B와 C-B 접합은 정전기적으로 결합된다(coupled). 그림 11.8에서 묘사되었듯이 펀치-스루 점을 넘어서는 -VCB의 증가는 E-B 전위 언덕을 낮추고 이미터로부터 컬렉터로 직접 많은(지수 함수적으로 증가하는) 캐리어의 주입이 일어나게끔 한다. 단지 -VCB에 있어서 약간의 증가도 IC에 있어서는 많은 증가를 가져온다. 만일 그렇게 된다면, 펀치-스루는 트랜지스터에 가할 수 있는 최대전압(VCB0 또는 VCE0)을 제한한다. 우리는 위에서 "만일 그렇게 된다면"이라고 말하였다. 왜냐하면 출력 전압이 VCB0 또는 VCE0에 도달할 때 출력 전류의 급격한 증가는 대신 애벌랜치 증식(avalanche multiplication)에 의한 것일 수도 있기 때문이다. 간단히 말하면, 처음 일어나는 현상은 “항복(breakdown)” 전압을 결정한다.

그림 11.7 펀치-스루(punch-through)의 도식(W → 0).

그림 11.8 출력 전압에서 포스트-펀치-스루(post-punch-through)의 증가가 출력(컬렉터) 전류의 큰 증가를 가져오는 원인에 대한 에너지 대역도를 이용한 설명.

예제 11.8

문제 : 표 11.1에 열거된 물질 파라미터를 갖는 pnp BJT를 고려하자. VEB = 0이고 T = 300K라고 가정했을 때 펀치-스루가 발생하게 하는 C-B 접합의 전압을 결정하라.

풀이 :일반적으로 식 (10.3)을 다시 쓰면,

식

여기서 식 (5.37)로부터 추론한 계단형 접합에 대해

식

식

펀치-스루 전압에서, W = 0이고 다음과 같이 쓸 수 있다.

식

또는 VCB에 대해 풀면

식

표 11.1에 있는 파라미터를 이용해 계산하면, Vbi(EB) = 0.835 V, Vbi(CB) = 0.656 V, xnEB = 3.29 × 10-5 cm이고 펀치-스루 전압 VCB ≅ -235 V이다.

11.2.4 애벌랜치 증식(Avalanche Multiplication)과 항복(Breakdown)

베이스 공통

BJT가 베이스 공통 회로로 접속되어 있고 더욱더 큰 -VCB로 활성 모드 바이어스 되어 있다면, BJT의 C-B 공핍 영역 안의 캐리어 활동은 단순히 pn 접합 다이오드에서 일어나는 것과 유사하다.  C-B 공핍 영역을 가로지르는 캐리어가 증가함에 따라 반도체 원자의 충돌로 인한 이온화에 의해 부가적인 캐리어를 생성하기에 충분한 에너지를 갖는다. 초점은 결국 캐리어 애벌랜치가 어디에서 일어나는가, 그리고 컬렉터 전류는 어디에서 무한대로 급격히 증가하는가에 맞추어진다. 캐리어 증식에 의하여 항복점에서 M → ∞이다. 여기서, M은 6.2.2절에서 소개한 바 있는 증식 계수(multiplication factor)이다. 애벌랜치 항복이 펀치-스루이전에 발생한다고 가정하면 베이스 공통 동작 하에 있는 BJT의 출력에 가할 수 있는 전압의 최대 크기인 VCB0는 단지 C-B 접합의 항복 전압임이 명백하다.

이미터 공통

이미터 공통의 경우는 훨씬 더 흥미롭다. 이미터 공통 회로로 연결된 트랜지스터에 가한 출력 전압은 VEC = VEB - VCB이다. 활성 모드 바이어스 하에서 E-B 접합은 정방향 바이어스 되어 있고 VEB는 전형적으로 아주 작은 값으로 Si BJT에서는 1 볼트보다 작다. 따라서 수 볼트를 넘는 출력 전압에 대해 VEC ≅ - VCB이다. VEC ≅ - VCB이면, VCE0 ≅ VCB0라고 예상할 수 있다. 하지만, 그림 11.4(d)와 11.5(d)에서 나타낸 것과 같은 소자의 실험 특성을 검토해보면 VCE0가 VCB0에 비해 상당히 작다는 것을 알 수 있다. 즉, VCB0 ≅ 120 V인 반면에 VCE0 ≅ 90 V이다.

그림 11.9 캐리어 증식과 피드백 메커니즘의 단계적 설명; □ 초기 정공 주입; □ C-B 공핍 영역으로 들어가는 주입된 정공; □ 충돌로 인한 이온화에 의해 생성된 전자-정공쌍; □ 베이스로 쓸려 들어가는 생성된 전자; □ 이미터로 주입된 과잉 베이스 전자; □ 단계 4의 전자 주입에 따라 발생하는 이미터에서 베이스로 주입되는 정공

이러한 예상치 못한 결과는 그림 11.9를 이용해 정성적으로 설명할 수 있다. 그림에서 □이라 표기한 베이스로의 초기 정공 주입으로 인해 C-B 공핍 영역의 베이스 쪽으로 들어가는 □로 표시한 정공을 유도한다. 접합이 항복보다 훨씬 아래로 바이어스 되어있다하더라도 이러한 정공중의 소수만이 반도체 원자를 이온화시키고 새로운 정공과 전자 □를 생성하기에 충분한 에너지를 얻는다. 생성된 정공은 주입한 정공과 함께 컬렉터로 들어가고 생성된 전자는 베이스 □로 쓸려 들어간다. 베이스에서의 여분의 전자로 인해 제거하여야하는 다수 캐리어의 불균형이 발생한다. 이러한 과잉을 제거하는 가장 효과적인 방법은 전자로 하여금 단순히 베이스 리드 밖으로 흘러나가게 하는 것이다. 이것은 분명히 BJT가 베이스 공통 회로로 연결되었을 때 발생하는 것이다. 어쨌든, 트랜지스터가 이미터 공통 회로로 접속되었을 때, 이미터 공통 출력 특성을 측정하는 동안 베이스 전류는 일정하게 유지된다.－과잉 전자는 베이스 리드 밖으로 흘러나가지 않는다. 결과적으로, 베이스에서의 캐리어 불균형은 오직 베이스로부터 이미터로 전자 □를 주입함으로써 완화시킬 수 있다. 트랜지스터의 기초 동작 논의에서 강조하였듯이, E-B 접합을 가로지르는 전자와 정공 주입은 서로 깊이 관계된다. 베이스에서 이미터로 주입되는 모든 전자는 이미터에서 베이스로 IEp/IEn 만큼의 부가된 정공의 주입 □를 수반한다. 따라서 충돌 이온화에 의해 C-B 공핍 영역에서 생성되는 부가적인 전자-정공쌍에 대해 IEp/IEn + 1 = 1/(1 - γ) ≥ βdc + 1 만큼의 부가적인 정공이 컬렉터로 흘러 들어간다.

C-B 공핍 영역에서의 캐리어 증식은 이미터 공통 동작 하에서 내부적으로 증폭된다. 더욱이, 우리가 방금 기술한 과정은 재생적이다. 즉, 그 자신으로 피드백된다. 부가된 주입으로 인해 C-B 공핍 영역에서 부가된 캐리어 증식이 발생하고 컬렉터 전류의 매우 큰 증가를 보이게 된다.(또한, 트랜지스터의 βdc도 그러한 과정에 의해 증가되는 것으로 볼 수도 있다.) 이러한 모든 것은 C-B 접합의 애벌랜치 항복 전압보다 훨씬 아래의 VEC에서 IC → ∞으로 되는 불안정점이 생기게끔 한다.

이 과정을 정량적으로 모델링하기 위해서, C-B 공핍 영역에서의 캐리어 증식을 고려할 때 pnp BJT에서 컬렉터 전류의 주입과 관련된 성분이 ICp = MαTIEp, 또는 αT→MαT와 αdc→Mαdc로 증가함을 주목해야 한다. 다시 말하면, 조금 전의 관계식이 αdc와 αF(=αdc)를 Mαdc와 MαF로 대체함으로써 캐리어 증식을 설명하는데 조정될 수 있다.

식 (10.15)에 의하면, 활성 모드 바이어스 하에서 이미터 공통 출력 특성에 대한 단순화한 식을 다음과 같이 변환할 수 있다.

식 (11.52)

식 (11.52)로부터 어떠한 그리고 모든 입력 전류(심지어 IB = 0)에 대해서도

M → 1/αdc일 때 IC → ∞

임을 주의해야 한다. 전형적으로는 단지 1보다 조금 작은 값이다. 따라서 M = 1/αdc에 도달하기 전에 M은 1보다 단지 조금만 더 증가될 필요가 있다. 이것은 C-B 접합의 M → ∞ 항복 전압보다 훨씬 아래의 출력 전압에서 일어날 것으로 예상된다. 특히, VBR = VCB0으로 식 (6.35)를 이용하면,

식 (11.53)

또는

식 (11.54)

이다. 여기서 앞서 정의하였듯이, 3 ≤ m ≤ 6이다. 식 (11.54)의 후자로부터 VCB0 < VCE0인 것은 명백하다.

BJT 동작의 정황으로 미루어 봐서 우리가 방금 기술하고 모델링한 메커니즘은 소자에 있어 해로운 것으로 보아야 한다. 트랜지스터에 가할 수 있는 최대 전압이 캐리어 증식과 피드백으로 인해 감소된다. 하지만, 다른 소자에 있어서 아주 중대한 것이 아니라면, 긍정적인 역할을 한다. 한가지 예를 들면, 13장에서 설명할 것으로, 캐리어 증식과 피드백에서의 증가가 실리콘 제어형 정류기(Silicon Controlled Rectified:SCR)나 다른 PNPN 소자에 있어서는 오프-상태(off-state)에서 온-상태(on-state)로 스위칭하는데 도움을 준다. 이러한 메커니즘은 또한 포토트랜지스터(phototransistor)에서 광신호(photosignal)를 증폭하는데 사용된다. 포토트랜지스터(또는 포토-BJT)는 입사하는 빛이 C-B 접합을 통과할 수 있도록 고안된 BJT이다. 광 검출기(photodetector)로서 동작될 때 포토-BJT는 전형적으로 베이스가 유동적이거나 또는 베이스 전류가 일정하게 유지되는 상태로 활성 모드 바이어스 된다.(어떤 포토트랜지스터는 심지어 베이스 리드가 없이 만들어진다.) 그림 11.10에 보였듯이, C-B 공핍 영역에서 광의 흡수로 인해 생성되는 각각의 전자-정공쌍에 대해 βdc + 1 캐리어가 거칠게 컬렉터로 들어간다.

그림 11.10 포토트랜지스터에서의 광신호 증폭

예제 11.9

문제 : 두 개의 pnp BJT가 트랜지스터 A에서는 NB ≪ NC이고 트랜지스터 B에서는 NB ≫ NC인 것을 제외하고는 유사하다. 두 개의 트랜지스터에서의 도핑 프로필이 아래와 같이 그래프로 나타나 있다.

그림

(a)활성 모드 바이어스 하에서 어느 트랜지스터가 더 큰 펀치-스루 전압을 가질 것으로 예상되는가? 설명하라.

(b)C-B 접합의 애벌랜치 항복에 의해 제한 받는다면, 어느 트랜지스터가 더 큰 VCB0를 보이겠는가? 설명하라.

풀이 : (a)트랜지스터 A가 활성 모드 바이어스 하에서 더 큰 펀치-스루 전압을 가질 것이다. 주어진 VEB > 0에 대해 E-B 접합(xnEB)에 인접한 베이스 공핍 부분은 두 트랜지스터 모두에서 똑같다. 반면에, 역방향 바이어스된 C-B 접합과 관련된 공핍 폭(식 5.37에 의하면)은

식

그리고

식

(NC/NB)|Transistor A = 1/100이고 Vbi(CB)|A < Vbi(CB)|B이므로, 똑같이 적용한 -VCB에 대해 (트랜지스터 A에서의 xnCB) ≤ (트랜지스터 B에서의 xnCB/10)이다. 베이스 폭(WB)이 두 트랜지스터에서 같다고 가정하면, 트랜지스터 A의 베이스를 공핍 시키기 위해서는 더 큰 -VCB가 필요함은 분명하다.

(b)트랜지스터 A가 C-B 접합의 애벌랜치 항복이 한정된 현상이라면 더 큰 VCB0를 보일 것이다. 비대칭으로 도핑된 pn 접합의 애벌랜치 항복 전압은 접합의 저 농도로 도핑된 면의 도핑에 의해 결정된다. 이것은 NC = 1014/㎤와 NB =1016/㎤가 각각 트랜지스터 A와 트랜지스터 B의 적정한 도핑임을 의미한다. pn 접합의 저 농도로 도핑된 면의 도핑이 반전됨에 따라 VBR이 변하는 것을 주목해서 보면(그림 6.11과 식 6.33을 보라), 트랜지스터 A가 더 큰 VCB0를 보일 것으로 결론 내릴 수 있다.

(C)예제 11.10

문제 : 예제 11.7의 컴퓨터 프로그램을 BJT 특성을 계산 시에 베이스 폭 변조와 충돌 이온화에 의한 캐리어 증식을 포함하도록 변형하여라. 샘플 응용과 예제 11.7에서 명시한 일련의 파라미터를 이용해 다음의 각각의 경우에서 얻은 이미터 공통 출력 특성을 비교하라.

(ⅰ)베이스 폭 변조와 캐리어 증식을 무시할 때, (ⅱ)오직 베이스 폭 변조만을 포함했을 때, (ⅲ)베이스 폭 변조와 캐리어 증식 모두 고려하였을 때.

풀이 : 디스켓에 있으며 부록 M에 수록한 MATLAB 프로그램 BJTplus는 BJT 특성을 계산할 때 베이스 폭 변조와 충돌 이온화에 의한 캐리어 증식을 선택적으로 포함할 수 있도록 하고 있다. 상수를 입력하고 물질 파라미터를 입력하는 보조프로그램 BJT0과 베이스 폭 변조와 관련된 계산을 수행하는 보조프로그램 BJTmod는 실행 기간을 필요로 한다. 우리가 필요로 하는 계산 결과, 즉, 베이스 폭 변조와 캐리어 증식의 효과를 점진적으로 보여주는 이미터 공통 출력 특성은 겉표지에 나타내었다. 베이스 폭 변조는 출력 전압이 증가함에 따라 출력 전류가 준선형적으로 서서히 증가함을 주목하여야한다. 또한 교재에서 논의한 것과 일치하듯이, 부가적인 캐리어 증식으로 인해 출력 전압이 VCE0에 도달함에 따라 출력 전류에서의 급격한 상승을 보인다. 이러한 두 가지 효과를 모두 고려해서 계산한 특성은 그림 11.5(d)에 나타난 관찰 특성과 매우 편리하게 비교된다.

그림

11.2.5 기하학적 효과(Geometrical Effects)

지금까지 우리는 해석할 때 쌍극성 접합 트랜지스터를 “1차원적”인 것으로 가정하였다. 즉, 모든 전류는 한 방향으로만 흐르는 것으로 제한하였다. 그림 10.6에 나타난 실제 BJT의 단면으로부터, 전류가 흐르는 양식은 분명히 더 복잡하다는 것은 명백함을 알 수 있다. 이것은 이상적인 기하학적 성질로부터 몇 가지 다른 점이 발생하는 원인이다. 전류의 3차원적 특성과 직접 관련 있는 내부 전압 강하는 "기하학적 효과(geometrical effects)"하에 포함되어 있다.

이미터 영역 ≠ 컬렉터 영역

이상적인 모델에서, 이미터에서 베이스로 주입된 캐리어는 컬렉터로 직선적으로 이동하는 것으로 가정하였다. 실제 트랜지스터에서 전류가 흐르는 경로는 상당한 횡적 성분을 가질 수 있다. 이것은 분리 평면 트랜지스터의 단면을 사용한 그림 11.11(a)에 나타내었다. 전류에 있어서의 확장은 이미터와 컬렉터에 대해 다른 효과적인 영역을 사용해 근사적으로 고려할 수 있다.

그림 11.11 분리 평면 트랜지스터에서의 기하하적 효과의 도식. (a)전류 확장과 전류 과밀(crowding). (b)베이스와 컬렉터의 직렬 저항. (b)에서 점선 영역은 “진성 트랜지스터(intrinsic transistor)", 또는 소자의 ”심장부(heart)"를 가리킨다.

그림 11.12 이미터(rE), 베이스(rB), 그리고 컬렉터(rC) 직렬 저항을 이용한 BJT 등가회로.

직렬 저항

베이스 접촉과 트랜지스터의 “심장부(heart)"(그림 11.11b의 점선 영역)간에 흐르는 베이스 전류는 저항성의 벌크 영역을 통과해야 한다. 그곳에는 또한 베이스 접촉(contact) 그 자체와 관련된 작은 저항이 존재한다. 이것은 E-B 접합에 걸친 전압 강하가 VEB 단자 전압보다 다소 작다는 것을 의미한다. 그러나 그 값이 전형적으로 아주 작은 값이라도, E-B 접합은 활성 모드 동작 하에서 정방향 바이어스 되어 있고 이미터 전류는 접합 전압의 지수 함수이기 때문에 전압의 차이는 종종 중요하다. 전압 차이를 설명하기 위해서, 체적(bulk)과 접촉 저항의 합과 같은 베이스 직렬 저항 rB를 소개하기로 한다. 만약 rB만이 중요한 직렬 저항이라면 이전의 이론식에서 VEB를 단순히 V'EB로 바꾸기만 하면 된다. 여기서, V'EB는 V'EB = VEB - IBrB로부터 계산된다.

일반적으로, 이전에 유도한 관계식을 오직 “심장부(heart)”, 또는 종종 “진성 트랜지스터(intrinsic transistor)”라 부르는 트랜지스터의 중앙 부분에만 적용할 수 있는 것으로 볼 수도 있다. 그림 11.12에 그려져 있듯이, 각각의 직렬 저항은 진성 트랜지스터의 개념적인 내부 단자를 실제 트랜지스터의 외부 단자와 연결시키고 있다. 각각의 경우에 직렬 저항은 체적(bulk)과 접촉의 합성 저항이다. 진성 트랜지스터의 단자 전압은 각각의 관련된 직렬 저항의 Ir 강하를 계산함으로써 가한 전압으로부터 추론할 수 있다. 직렬 저항은 보통 보조 측정 장치로부터 구할 수 있다.

전류 과밀(Current Crowding)

우리는 이미 베이스 전류가 트랜지스터의 심장부(heart)로부터 베이스 접촉으로 측면적으로 흐름을 지적한 바 있다. 그것은 또한 이미터의 중앙으로부터 끝까지 베이스에서의 전압 강하를 일으키면서, 이미터의 표면에 걸쳐 측면으로 흐른다. 따라서, E-B 접합에 가한 전압과 그에 관련된 이미터에서 컬렉터로의 주입 전류는 이미터의 끝부분에서 가장 크다. 이러한 효과를 나타내기 위해 그림 11.11(a)의 이미터 끝부분 가까이에 더 높은 밀도의 전류선을 놓았다. 이미터 표면 주위에 더 큰 전류가 흐르는 이러한 현상을 전류 과밀(current crowding)이라 부른다. 전류 과밀과 부분적인 열화는 특히 높은 전류 레벨에서 해롭다. 이 문제를 최소화하기 위해, 원주 대 면적 율이 큰 이미터를 갖는 전력용 BJT(power BJT)를 개발하였다. 이것은 몇 개의 좁고 긴 이미터 접촉을 빗 모양의 구조로 접속하고 그림 11.13에 나온 것처럼 이미터 접촉과 베이스 접촉을 서로 깍지끼듯이 연결함으로써 이룰 수 있다.

그림 11.13 전류 과밀을 최소화하기 위해 전력용 트랜지스터(power transistor)에서 사용한 깍지낀 빗모양의 접촉 구조.(트랜지스터의 위에서 본 모양.)

11.2.6 재결합-생성 전류(Recombination-Generation Current)

이상 트랜지스터 해석에서 열적 재결합-생성은 E-B와 C-B 공핍 영역을 통틀어 무시할만한 것이라고 가정하였다. 가정한 것과는 반대로 다이오드와 유사하게, 상온에서 유지되는 Si BJT에서 중요한 R-G 전류 성분이 존재할 것으로 예상할 지도 모른다. 정말로, E-B 접합에 작은 정방향 바이어스가 가해진 활성 모드 동작 하에서는 E-B 접합에서의 R-G 전류는 베이스 전류의 주된 성분이 될 것 같다. 이것은 낮은 이미터 효율을 가져오며 낮은 전류 레벨(작은 VEB)에서 이득을 감소시킨다. 또한, 입력이 개방되었을 때 C-B 접합으로부터의 역방향-바이어스 R-G 전류가 더해지고 관찰된 출력 누설 전류(leakage current : ICB0 또는 ICE0)를 좌우하게 된다. 하지만 다이오드와는 달리, 이상 트랜지스터 특성은 R-G 전류를 포함한 것에 단지 명목상 영향을 받는다. 대부분의 활성 모드 바이어스 동작 조건하에서, 입력 바이어스와 전류(IB 또는 IE)는 확산 성분이 입력 전류를 지배한다. 더욱이, 낮은 입력 레벨 외의 다른 점에서, 역방향 바이어스된 C-B 접합으로부터 나오는 출력 전류는 주로 이미터로부터 주입된 전류(확산이 우세한)로 구성되어 있다.

2) pnp BJT의 이미터 효율은 R-G 전류가 포함되었을 때 γ = IEp/(IEp + IEn + IR-G)가 된다.

11.2.7 경사진 베이스(Graded Base)

베이스와 이미터를 형성하기 위해 연속적인 확산을 이용한 트랜지스터 제조를 10.2 절에서 간단히 설명하였다. 각각의 확산은 반도체 내에서의 거리에 따라 다소간에 지수 함수적으로 떨어지는 도펀트(dopant) 분포를 갖고 있다. 이중 확산 과정을 따르는 결과적인 이미터와 베이스의 도핑 프로필의 대략적인 도식을 그림 11.14에 나타내었다. 우리가 여기서 지적하고 싶은 점은 베이스 내에서의 도핑이 이상 트랜지스터 해석에서 가정한 것처럼 일정한 값이 아니라는 것이다. 오히려, 베이스 도핑은 E-B 접합에서 최대가 되고 점점 감소해 C-B 접합에서 최소가 되는, 전형적인 위치의 함수이다. 이러한 베이스를 “경사져있다(graded)" 또는 경사진(일정하지 않은) 도핑 프로필을 가지고 있다고 말한다.

반도체 기초를 다룰 때 우리는 위치에 따른 도핑의 변화는 내부 전계를 일으킨다는 사실을 입증한 바 있다. 이것이 이중 확산된 트랜지스터에서 경사진 베이스의 준중성 영역에 내부 전계가 발생하게끔 한다. 내부 전계에 관한 부가적인 지식을 얻기 위해 NB(x)를 pnp BJT의 베이스에서 도너 도핑이라 하자. ρ = q(p - n + NB) ≅ 0이라는 정의에 의해, 따라서 베이스의 준중성 부분(0 ≤ x ≤ W)에서 n(x) ≅ NB(x)가 된다. 더욱이, 평형 조건에서

식 (11.55)

E에 관해 풀었을 때,

식 (11.56)

이다.

그림 11.14 이중-확산된 트랜지스터 내부에서의 도핑 프로필 도식화.

도핑 프로필을 단순한 지수함수로 근사화할 수 있다고 가정하면, 다음과 같이 쓸 수 있다.

식 (11.57)

그리고

식 (11.58)

마지막으로, 식 (11.56)을 대입하면, 다음과 같은 결론에 도달할 수 있다.

식 (11.59)

지수 함수적인 도핑의 변화는 준중성 영역에서 일정한 전계가 발생하게끔 한다. 내부 전계는 아주 상당한 크기를 가질 수 있다. 예를 들어, 만약 WB = 2μm의 베이스 폭을 갖는 트랜지스터에서 크기의 이차함수로 도핑이 감소한다면 상온에서 xdiff = 4.34 × 10-5 ㎝이고 E ≅ 600 V/㎝가 될 것이다. 하지만 더욱 중요한 것은, 베이스의 준중성 영역을 가로지르는 소수캐리어 전송을 돕기 위해 전계가 직접 가해진다는 것이다. 이것은 pnp 트랜지스터에서 이미터-주입 정공과 npn 트랜지스터에서 이미터-주입 전자 모두에 대해 유효하다.(npn 트랜지스터에서 E < 0) 표동에 의해 강화된 베이스를 가로지르는 캐리어 전송은 주행 시간을 감소시키며 따라서, 베이스에서의 재결합을 감소시킨다. 이번에는 감소된 재결합이 전송율을 증가시키고 이상 이론으로부터 계산된 값을 상회하는 전류 이득을 갖는다. 내부 전계와 수반하는 캐리어 주행 시간의 감소는 또한 향상된 고-주파 응답을 가져온다. 베이스에서의 경사진 도핑은 분명히 이득이 되는, 이상적인 경우에서 벗어나는 점중의 하나이다.

11.2.8 Figures of Merit

우리는 특별한 “figures of merit"를 간단히 검증하면서 이 절을 끝내고자 한다. 이것은 이상적인 경우와 다른 점의 범위를 결정하고 시험 중에 있는 트랜지스터의 다른 정보들을 알아내는데 바로 쓰일 수 있는 그림들을 말한다. 새로운 또는 개정한 BJT 구조에 관한 연구 논문들은 언제나 검증된 그림의 하나나 또는 둘 모두를 포함하고 있다.

먼저, Gummel 도표(Gummel plot)라 불리는 그림 11.15의 도표는 입력 전압 VEB의 함수로서 IB와 IC가 동시에 존재하는 한쪽만 로그 스케일로 그려진 도표이다. 출력 전압은 측정하는 동안, 어떤 편리한 값에서 전형적으로 수 볼트로 맞추어져 있다. 이상적으로, IB와 IC 도표 모두 같은 q/kT의 기울기를 갖는 직선이어야 한다. 실제로, 11.2.6 절에서 논의되었듯이, R-G 전류는 전형적으로 작은 VEB 바이어스에서 관측된 베이스 전류에 기여하게 된다. 컬렉터 전류의 도표는 큰 VEB 바이어스에서 기울기가 변호하기 시작한다. 이 기울기의 변화는 아마도 전류 과밀로 인해 악화된 고-수준 주입으로 인해 발생하기 쉽다. 다이오드의 연장으로, 직렬 저항은 만약 IB와 IC 도표 모두에서 slope-over이 동시에 발생한다면 직렬저항은 있을 법한 기여하는 원인이 된다. ICE0를 무시할 만하다고 가정한다면, 주어진 VEB에서 IB에 대한 IC의 비율이 선택한 동작점에서의 βdc를 산출하게 된다. 추론된 βdc는 이상적으로 VEB에 독립적인 일정한 상수이다. 하지만, 이상적인 경우와의 차이로 인해 IB에 대한 IC의 비율은 VEB의 낮고 높은 값 모두에서 명백히 감소한다.

그림 11.15 Gummel 도표의 일반적인 형태와 해석

두 번째 figure of merit은 출력 전압은 일정한 값으로 고정된 상태에서 IC에 대한 βdc의 log-log 도표이다. 실험 데이터로부터 유도된 샘플 도표가 그림 11.16에 나타나 있다.

그림 11.16 출력 전류의 함수로서 측정된 이미터 공통 직류 전류 이득. 데이터는 2N2605 pnp BJT로부터 얻었다. VEC = 5 V.

사실, 이 도표는 단지 Gummel 도표로부터 점 대 점 방식으로 추론할 수 있는 동일한 βdc 정보의 연속적인 기록이다. βdc는 IR-G의 증가되는 중요성으로 인해 다시 낮은 IC(작은 VEB) 값에서 떨어지는 것으로 보인다. 높은 IC(큰 VEB) 값에서 이득의 감소는 고-수준 주입, 전류 과밀, 직렬 저항, 또는 이러한 효과의 조합으로 인해 발생한다.

11.3 현대의 BJT 구조

이 절에서는 주로 독자들에게 계속되고 있는 쌍극성 접합 트랜지스터의 발전과 관련된 최근의 그리고 진행중인 개발을 소개하려고 한다. 또한 “현대의" BJT 구조에 관한 논의에서 이미 수립한 개념과 지식들, 특히 비이상적인 것과 관련된 것들을 다시 유용하게 사용할 수 있다. 앞으로 검증할 구조는 폴리실리콘 이미터 BJT와 이종접합 쌍극 트랜지스터(heterojunction bipolar transistor:HBT)이다. 전자의 구조는 현재 퍼스널 컴퓨터 CPU[11]의 가장 최근 버전을 포함한, 많은 집적회로에서 사용되고 있다. 화합물 반도체(compound semiconductor) HBT는 초기의 고-주파수/고-속도 응용[12]에서 쓰려고 고안되었다.

11.3.1 폴리실리콘 이미터 BJT(Polysillicon Emitter BJT)

보완한 MOS나 CMOS는 낮은 전력 소모와 높은 집적도로 인해 현재 선호하는 대규모의 IC 기술이다.[16-18장에 MOS(metal-oxide-semiconductor)의 기본원리와 소자에 관해 자세히 나와있다.] 하지만, BJT는 같은 크기의 MOS 트랜지스터 구동 전류의 수 배를 제공할 수 있다. 더 큰 구동 전류는 큰 용량성의(capacitive) 부하를 더 빠르게 스위칭할 수 있게끔 한다. 이러한 이점을 취하기 위해, 우월한 CMOS 회로의 고-부하 속도에 민감한 부분에 쌍극성 트랜지스터를 합성한, 개량한 IC 설계가 소개되었다. 하이브리드 쌍극-CMOS 기술을 BiCMOS라고 부른다. Intel 0.8 ㎛ BiCMOS 공정에 의해 형성된 npn BJT의 이상화한 단면이 그림 11.17에 나와있다.

그림 11.17을 자세히 살펴보면, 다결정(polycrystalline) Si 필름이 금속의 이미터 접촉과 실리콘 사이에 적절히 위치한다는 것을 알게 된다. 이미터는 비소(arsenic)로 n+ 도핑된 필름인, 의도한 이미터 영역에 폴리실리콘 필름을 증착하고 다음에 필름으로부터 약간의 거리에 떨어져 밑에 위치한 다결정 Si에 어느 정도의 도펀트를 확산함으로써 형성할 수 있다. 그 결과로서 생성되는 이미터 구성은 유사하게 도핑된 폴리실리콘 박막에 의해 접촉된 Si 기층에 얇은 층을 가지고 있어 폴리실리콘 이미터라 부른다.

폴리실리콘 이미터는 기존의 보통 방식에 의해 형성된 이미터에 비해 몇 가지 이점을 가지고 있다. 제조의 입장에서 보면, 폴리실리콘 이미터 접촉은 특히 현대 IC에 있어 요구되는 얇은 이미터/베이스 접합을 생산하는데 적합하다. 더욱이, BJT에 기생하는 저항과 전기용량을 최소화하는 self-aligned processing 기술과 양립할 수 있다. 지금 논의한 것과 특별한 관련이 있는 것으로, 또한 동작에 있어서도 이점을 가지고 있다. 특히, 폴리실리콘 이미터 BJT의 이미터 공통 전류 이득은 같은 두께의 얇은 all-crystalline 이미터를 갖는 BJT보다 훨씬 크다.

그림 11.17 Intel 0.8 ㎛ BiCMOS 공정에 의해 제조된 3중-확산된 npn 폴리이미터 BJT의 이상화한 단면.(Gupta와 Bohr[11]로부터.)

전술한 폴리실리콘 이미터 이득 증진의 원인을 구하기에 앞서, 현대의 BJT에서는 높은 동작 속도를 내기 위해서 이미터를 일상적으로 매우 얇게 만든다는 것을 설명할 필요가 있다. 불행하게도, 이미터의 두께를 감소시키면 이득에서도 감소를 가져온다. 고-동작 BJT에서 이미터의 준중성 영역 폭(WE)은 소수 캐리어 확산 거리(LE)보다 작을 수 있다. 만약 표준 all-crystalline 이미터에서 WE/LE ≪ 1이라면, 이미터에서의 재결합은 무시해도 좋을 것이며, 소수 캐리어 분포는 베이스에서와 마찬가지로, 그림 11.18(a)에 보인 것과 같은 위치의 선형 함수가 될 것이다. 이미터에서의 변형된 소수 캐리어 분포와 관련해서, 베이스로부터 이미터로의 주입 전류가 활성 모드 바이어스 하에서 중요한 증가를 보이게 된다. 따라서 이미터 효율은 감소하게 되고 이득 또한 마찬가지로 감소한다. 문제 11.11에서 검증할 것으로, 정량적으로, 식 (11.41)-(11.44)의 동작 파라미터 관계식에서 단순히 WE ≪ LE가 LE를 대체한다.

그림 11.18 활성 모드 하에서 정규화한 소수 캐리어 분포 (a)all-crystalline 이미터 BJT (b)폴리실리콘 이미터 BJT. 베이스와 이미터의 준중성 폭은 각각의 소수 캐리어 확산 거리에 비해 훨씬 작은 것으로 가정한다.

폴리실리콘 이미터의 사용은 이미터의 얇은 성질로 인한 이득의 감소 부분을 보완한다. 실제의 상황은 훨씬 복잡하고 폴리실리콘/Si 인터페이스[13]의 정확한 성질에 맞는 다른 이론이 적용될 지라도, 먼저 이미터의 폴리실리콘 부분은 단지 저-이동도(low-mobility) 실리콘으로 모델링될 수 있다. 폴리실리콘의 더 낮은 이동도는 이유가 있다. 왜냐하면, 폴리실리콘 필름에서 작은 결정과 "입자(grain)"간의 무질서한 영역인 입자 경계(grain boundary)에서 부가적으로 발생하는 캐리어 산란(scattering)을 예상할 수 있기 때문이다. 이미터의 다결정 부분과 결정 조직 부분 모두의 준중성 영역 폭을 각각의 소수 캐리어 확산 거리에 비해 훨씬 작다고 가정하면, 재결합은 이미터의 전 부분에서 무시할 만하며, 이미터의 다결정 부분과 결정 조직 부분 모두에서의 소수 캐리어 분포는 위치의 선형 함수가 될 것이다. npn BJT의 폴리실리콘/Si 계면에서, 소수 캐리어 정공 농도(또는 ΔpE)와 정공 전류는 일정해야 한다. 두 영역에서 이동도가 다르다면, 정공 전류의 일정해야 하므로 이번에는 다음을 필요로 한다.

식 (11.60)

또는

식 (11.61)

식 (11.61)은 그림 11.18(b)에 보인 것처럼 소수 캐리어 농도의 선형 기울기가 이미터의 폴리실리콘 부분에서의 것보다 커야 됨을 알려준다. 그림 11.18(a)와 (b)를 비교해보면, 결과적으로 폴리실리콘 이미터의 사용은 E-B 공핍 영역의 이미터 끝 부분에서 감소된 기울기를 가져오고, 따라서 베이스에서 이미터로의 역-주입되는 전류를 작게 한다. 더 작은 베이스 전류는 물론 향상된 이미터 효율과 증진된 이득을 가져오게 한다.

11.3.2 이종접합 쌍극 트랜지스터(Heterojunction Bipolar Transistor:HBT)

11.2절에서 우리는 베이스 도핑과 관련된 몇 가지 이상적 경우와의 차이점을 살펴보았다. 특히, 베이스 폭 변조, 외인성 베이스 저항(rB), 그리고 전류 과밀로 이끄는 이미터 표면에서의 전압 강하는 모두 베이스 도핑을 증가시킴으로써 감소될 수 있다. 그러나 불행히도, 베이스 도핑을 증가시키면 또한 이미터 효율을 감소시킨다. 그리고 이번에는 표준 트랜지스터의 이득을 감소시킨다. 이렇게 표준 쌍극성 트랜지스터를 설계하는데 있어서 이상과의 차이와 이득간에 피할 수 없는 교환점이 존재한다.

그러나 이러한 상황은 일반적으로, 베이스가 가장 고농도로 도핑된 영역을 갖고 있는 이종접합 쌍극 트랜지스터에서는 다르다. 이종접합은 대체로, 두 개의 다른 물질간의 접합을 말한다. 하지만, HBT에서는 두 개의 다른 반도체간의 접합으로 이해해야 한다. HBT의 이미터는 베이스보다 넓은 대역 간극(band gap)을 갖는 반도체로부터 만들어진다. 대부분의 반도체 조합에서, 이것은 베이스에서 이미터로의 정방향 바이어스 주입을 방해하고 심지어 NE ≪ NB일 때 높은 주입 효율을 주는 내부 장벽(built-in barrier)을 설치한다. 비록 여기서 “현대의” BJT 구조로 소개하지만, 이종접합의 개념은 실제로 1948년 쌍극성 접합 트랜지스터 계에서 쇼클리(W. Shockley)가 초기 특허로 제시하였다. 하지만, HBT 구조의 성공적인 제조는 분자선 에피택시(molecular beam epitaxy:MBE)[14]와 같은 정교한 반도체 필름 성장 기술의 최근 발전과 더불어 가능해지게 되었다.

이종접합을 다루는데 있어 핵심은 대역 정렬(band alignment)이다. 대역 정렬(band alignment)이란 두 반도체의 각각의 전도 대역의 끝부분과 가전자 대역의 끝부분이 두 물질간의 계면에서 서로에 대해 정렬하는 방법을 말한다. 이론적으로 고려하여도 합리적인 측정이 가능하지만, 관심 있는 시스템에 대한 더 정확한 대역 정렬은 보통 실험적 관측으로부터 결정된다. 가장 넓게 연구되고 있는 시스템중 몇 개에 대한 정렬의 예가 그림 11.19에 나와있다. 그림 11.19의 도식은 진정한 이종접합 대역도가 아니라 전하 중성화가 반도체의 전역에서 널리 퍼져있다고 가정하고 그린 도식일 뿐임을 명심해야 한다. 성분 물질에서 대역의 휨(band bending)은 실제 이종접합 가까이에 존재한다. 또한 각각의 그림에서 성분 반도체는 본질적으로 동일한 격자 상수를 갖고 있음을 언급하지 않을 수 없다. 같은 격자 차원을 갖는 두 개의 반도체를 사용하면 이종접합이 최소의 계면 결함과 체적 결함을 갖도록 만들 수 있다. 거의 모든 HBT는 격자-정합 체계(lattice-matched system)을 이용해 만들어지고 있다.

중요한 예외가 바로 베이스에 부정형의(pseudomorphic) Si1-xGex 층을 이용하는 Si/Si1-xGex/Si HBT이다. 부정형(pseudomorphic) 층은 하부에 있는 기층의 격자 패턴에 맞는 박막(전형적으로 < 1000Å)이다. 그러한 층은 얇게 유지되어야 한다. 왜냐하면, 어떤 임계값보다 더 두껍게 성장하면 응력을 받던 막이 많은 결함과 기층과는 다른 격자 상수를 생성하면서 풀어지게 된다. Si/SiGe HBT의 최근 상황과 응용에 관한 지식을 알기 원하는 독자는 D. L. Harame "Si/SiGe Epitaxial-Base Transistor" IEEE Trans. on Electron Devices, 42, 455-482(March 1995)를 참조하라.

그림 11.19 이종접합 대역 정렬 (a)Al0.3Ga0.7As/GaAs (b)GaAs/Ge (c)InP/In0.53Ga0.47As (d)Al0.48In0.52As/InP 격자-정합 체계.(자료는 Tiwari와 Frank[15]로부터 얻었다.)

AlGaAs/GaAs는 가장 넓게 연구되고 기술적으로 진보된 이종접합 시스템이다. Al0.3Ga0.7As/GaAs Npn HBT의 이상화한 단면이 그림 11.20에 나와있다.(관례대로 위의 약자, Npn에서 N은 이종접합에서 더 넓은 대역 간극을 갖는 면을 표시하기 위해 사용하였다.) 필요한 n+-GaAs 보조컬렉터(subcollector), n-GaAs 컬렉터, p+-GaAs 베이스, N-Al0.3Ga0.7As 이미터 필름이 반절연된(semi-insulating : S.I.) GaAs 기층 위에 연속적으로 증착된다. S.I. GaAs 기층과 증착된 층에 깊은 양성자 주입으로 형성한 S.I. 측벽들이 HBT를 유전적으로 웨이퍼 위의 다른 소자들로부터 절연시킨다. 이러한 구조는 층의 적절한 에칭(etching)과 금속 접촉(metal contact)의 증착으로 이룰 수 있다.

E-B 이종접합이 계단형이라고 가정하면, Al0.3Ga0.7As/GaAs Npn HBT는 그림 11.21(a)의 평형 에너지 대역도에 의해 1차로 모델링될 수 있다. 더 넓은 이미터 대역 간극과 E-B 인터페이스에서의 불연속을 제외하면, 계단형-접합 HBT 도식은 동등하게 도핑된 BJT의 에너지 대역도와 거의 동일한 것으로 볼 수 있다. 당연히, NE ≪ NB ≫ NC이므로, E-B와 C-B 공핍 영역은 거의 오로지 각각 이미터와 컬렉터에만 위치하게 된다. 현대 증착 기술이 원자 규모의 계단형 이종접합을 성장시킬 수 있다하더라도, 복합적으로 경사진(compositionally graded) 접합을 의도적으로 성장시켜 소자 동작을 증진시키는 것이 매우 일반적이다. 즉, 합성은 GaAs로부터 Al0.3Ga0.7As로 수백 Å의 거리에 걸쳐 서서히 변화한다. 이것은 날카로운 대역 불연속을 제거하고 그림 11.21(b)의 변형된 에너지 대역도를 갖게 한다.

그림 11.20 Al0.3Ga0.7As/GaAs Npn HBT의 이상화한 단면도.

그림 11.21 E-B 이종접합이 (a)계단형 (b)복합적으로 경사진 것으로 가정하고 그린 Al0.3Ga0.7As/GaAs Npn HBT에 대한 평형 에너지 대역도.

복합적으로 경사진 E-B 접합을 갖는 HBT의 기본적인 동작 해석은 근본적으로 표준 BJT의 그것과 동일하다. 사실, HBT 이미터와 베이스의 다른 ni 값을 설명하기 위해 적절히 변형한다면, BJT의 해석 결과가 바로 적용될 수 있을 지도 모른다. 특히, 식 (11.31)과 그 다음의 관계식은 표준 트랜지스터에서 nE0/pB0 = NB/NE임을 주목하면 단순화한 형태로 쓰여진다. 하지만 HBT에서, nE0/pB0 = (niE2/NE)/(niB2/NB)이다. 즉, BJT 관계식에서 NB/NE를 (niE2/NE)/(niB2/NB)로 대체하여야 한다. W ≪ LB라고 가정하면, 경사진 HBT의 이미터 효율은 다음과 같이 된다.

식 (11.62)

HBT에서 NE ≪ NB라는 것은 좁은 간극 베이스의 niB가 넓은 간극 이미터의 niE보다 훨씬 크다는 사실에 의한 오프셋(offset)이다. 예를 들면, NB/NE가 약 100일지라도, 전형적인 Al0.3Ga0.7As/GaAs HBT에서 이론적인 이미터 효율은 1에 아주 가깝게 되면서 niE2/niB2 비율은 약 10-5을 보인다.

실제 HBT의 이미터 효율이 식 (11.62)에서 계산한 값보다 낮은 값을 보이려는 것은 실용적인 문제로서 주목해야한다. 이미터 효율은 E-B 공핍 영역 특히, E-B 접합의 노출된 표면 영역에서 기인한 IR-G에 의해 낮추어진다. GaAs 소자에서 적절한 표면 패시배이션(passivation:반도체 칩의 표면을 실리콘 산화막 등의 보호막으로 덮는 일)은 Si 소자에서보다 더 많은 문제를 야기한다. 그럼에도 불구하고, HBT는 아주 높은 이득과 비할 데 없는 고-주파 동작으로 현재 생산되고 있다.

11.4 요약

이 장에서 우리는 쌍극성 접합 트랜지스터의 정상-상태 응답을 모델링하는 과정을 다루었다. 처음에, 베이스의 준중성 영역 폭을 임의의 값으로 놓고, 베이스에서의 소수 캐리어 분포(식 11.26), 동작 파라미터(식 11.31-11.34), 그리고, 단자 전류(식 11.35와 11.36)에 대한 일반적인 관계식을 얻기 위해 우리는 이상 다이오드 해석을 그대로 연장해 이상 트랜지스터 해석을 하였다. 다음에, 잘 만들어진(well-made) 트랜지스터에서 베이스의 준중성 폭은 전형적으로 소수 캐리어 확산 거리에 비해 훨씬 짧다는 사실을 이용해 일반화한 관계식을 단순화하였다. 베이스에서의 결과적인 소수 캐리어 분포(식 11.40)는 위치의 선형 함수임을 주목하였다. 잘 만들어진 트랜지스터에 적합한 동작 파라미터 관계식이 식 (11.41)-(11.44)에 기록되어 있다. Ebers-Moll 모델(그림 11.3)과 방정식(식 11.47)을 소개하여 단자 전류에 대한 단순화한 관계식을 얻었다.

이상과 실험을 비교하여 이상과의 몇 가지 차이점을 알아보았다. 베이스 폭 변조라 명명한 베이스의 준중성 폭의 바이어스-의존적인 변화는 이미터 공통 출력 특성의 준선형적인 상승 경사를 포함한 많은 일탈을 일으킨다. 펀치-스루(베이스의 전체적 공핍) 또는 C-B 접합의 애벌랜치 항복 중에 먼저 발생하는 것이 활성-모드 베이스-공통 동작 하에서 트랜지스터에 가할 수 있는 최대 출력 전압을 제한한다. 활성-모드 이미터-공통 동작을 고려하면, 캐리어 증식과 내부 피드백 매카니즘이 VCE0 < VCB0로 하는데 결합될 수 있다. “진성” 트랜지스터에 대해 외부적인 직렬 저항, 전류 과밀을 야기하는 이미터의 표면에 걸친 베이스에서의 전압 강하, E-B와 C-B 공핍 영역에서의 재결합-생성, 그리고 베이스에서의 경사진 도핑을 포함한 이상으로부터의 일탈 현상을 인용하였다. 트랜지스터 동작의 도식적 측정으로 종종 나타내어지는 Gummel 도표와 IC 대 βdc 도표를 또한 소개하였다.

마지막으로, 현대 BJT 구조에 관한 부분에서는 폴리실리콘 이미터 BJT와 HBT 같은 특별한 트랜지스터 구조를 소개하고 이미 수립한 개념과 지식을 실제로 사용하는 예를 보였다.

연습 문제

표 11장 문제 안내

11.1 퀴즈

(a) 이상 트랜지스터 해석에서, 영역별(E,B,C) 도핑 농도와 준중성 폭을 어떻게 가정하였는가?

(b) 활성 모드 바이어스하의 pnp BJT에서 W/LB ≪ 1와 W/LB ≫ 1일 때 베이스에서의 소수 캐리 어 분포를 대략적으로 그리시오.

(c) W/LB ≪ 1인 pnp BJT가 활성 모드로 바이어스되어 있다. ΔpBmax = 10pB0로 주어졌을 때, 베이스에서의  ΔpB(x), ΔpB(x)/pB0, 그리고 ΔpB(x)를 그리시오.

(d) γ, αT, αdc, 그리고 βdc의 전형적인 크기는?

(e) Ebers-Moll 파리미터를 이용해 IB = IB(VEB, VCB)에 대한 일반적인 관계식을 세우시오.

(f) αF = 0.9944, αR = 0.4286, IF0 = 4.749 × 10-15 A이다. IR0를 결정하시오.

(g) 그림 11.5(d)를 참고로, 더 낮은 VEC 값의 특성에서 준선형적인 경사가 나타나는 원인은 무엇인가? VEC → VCE0로 감에 따라 특성에서 급격한 상승 곡선이 나타나는 원인은 무엇인가?

(h) BJT의 VCB0가 펀치-스루에 의해 제한 받는다고 이미 밝힌 바 있다. 그럼에도 불구하고 학생들 은 주어진 소자에서 VCE0 < VCB0라고 주장한다. 그것이 가능한가? 설명하라.

(i) "전류 과밀"의 원인이 무엇인가?

(j) 경사진 베이스와 관련 있는 이로운 효과를 열거하라.

(k) Gummel 도표가 무어인가?

(l) 그림 11.16에서 예시한 것처럼 낮은 그리고 높은 IC 값에서 βdc가 감소하는 이유는 무엇인가?

(m )이미터 전체가 폴리실리콘으로 만들어진 Si BJT에는 어떠한 장점이 있는가? 설명하라.

(n) “이종접합”을 정의하라.

(o) BJT와 HBT간의 차이점은 무엇인가?

11.2 활성 모드로 바이어스된 pnp BJT 내부의 전자 그리고 정공 전류가 그림 P11.2에 그려져있다. 모든 전류는 베이스로 주입된 정공 전류, II를 기준으로 하고 있다. 다음을 결정하라.

(a) 이미터 효율(γ)

(b) 베이스 전송율(αT)

(c) 이미터 공통 직류 전류 이득(βdc)

(d) 베이스 전류(IB)

(e) 주어진 트랜지스터에서, 공핍 영역에서 발생하는 재결합-생성 전류는 이상 트랜지스터 해석에 서 가정한 것처럼 무시할 수 있는가? 설명하라.

그림 P11.2

11.3 만약 해석 하에 있는 소자가 npn BJT라면 11.1.1과 11.1.2 절에 있는 식을 어떻게 수정해야 하는가?

•11.4 BJT 전류 성분의 크기와 동작 파라미터의 크기를 측정하기 위해서 샘플 계산이 수행된다. 상온으로 가정하고 VEB = 0.7 V 그리고 VCB = -5 V, W ≅ WB이며, 물질 파라미터는 11.1.3 절의 표 11.1에 나와 있다. 이상 트랜지스터 해석(11.1.1과 11.1.2 절)에서 전개한 관계식을 사용해 다음을 계산하여라 :

(a) cosh(W/LB), sinh(W/LB), 그리고 W/LB(다섯 개의 중요한 그림에 대해 모두) ;

(b) IEp, IEn, ICp, 그리고 ICn ;

(c) IE, IC, 그리고 IB ;

(d) 10.4 절에서 정의한 IB1, IB2, 그리고 IB3 ;

(e) γ, αT, αdc, 그리고 βdc.

•11.5 W/LB 비율에 따라 pnp BJT의 베이스에서의 소수 캐리어 분포가 어떻게 변하는지 알아보아라.  ΔpB(W) = 0이 되도록 VCB = 0으로 놓고 W/LB =10, 5, 1, 0.5, 그리고 0.1일 때의 x/W 대 ΔpB(x)/ΔpB(0)의 그래프를 작성하라. 0 ≤ ΔpB(x)/ΔpB(0) ≤ 1이고 0 ≤ x/W ≤ 1임을 주의하라. 결과 도식에 대해 설명하라.

•11.6 바이어스 모드에 따라 BJT의 베이스에서의 소수 캐리어 분포가 어떻게 변하는지 도식적으로 설명하라. 네가지 바이어스 모드에 대해 각각 해당하는 네 개의 ΔpB(x)/ΔpB(0)의 그래프를 작성하라. 그림을 위해, W/LB ≪ 1이고 ΔpB(0)/ΔpB0와 ΔpB(W)/ΔpB0를 ≤ 10으로 가정하라. 축의 눈금은 xmin = 0, xmax = 1, ymin = -2, 그리고 ymax = 10으로 놓고, 네 그림에 대해 적절히 이름을 붙여라.

•11.7 BJT의 준중성 영역에서의 평형 다수 그리고 소수 캐리어 농도가 각각 그림 P11.7(a)와 P11.7(b)에 점선으로 표시되어 있다. 이 그림들은 여러 가지 바이어스 모드에 해당하는 공핍 폭이 다르기 때문에 이것을 조절하기 위해 x-축의 공핍 영역에서 끊겨진 선형적인 도식으로 나타낸 것이다. 트랜지스터의 세 영역에서의 캐리어 농도는 적절한 상대 눈금으로 그려진 것이 아니라 단지 NE ≫ NB > NC라는 사실만을 정성적으로 반영하고 있다. 그림들이 선형적인 도식으로 그려졌다는 것을 기억하고 굵은 선을 사용해 다음 동작 하에 있는 W ≪ LB 트랜지스터의 각각의 준중성 영역에서의 다수 그리고 소수 캐리어 분포를 그리시오

(a) 활성 모드 바이어스 ;

(b) 반전 모드 바이어스 ;

(c) 포화 바이어스 ;

(d) 차단 바이어스.

그림 P11.7

11.8 pnp BJT의 준중성 영역에서의 ΔnE/nE0, ΔpB/pB0, 그리고 ΔnC/nC0 분포가 그림 P11.8에 그려져 있다. 다음을 결정하라:

(a) VEB의 극성 ;

(b) VCB의 극성 ;

(c) VCB의 크기 ;

(d) 바이어스 모드 ;

(e) npn BJT에 대해서 (a)-(b)를 반복하라.

그림 P11.8

11.9 BJT 소자에서 아래 표에 나와 있는 변화가 열거된 동작 파라미터에 어떤 영향(즉 증가, 감소 또는 영향 없다)을 미치는가를 결정하라.

표

•11.10 표 11.1에 있는 수명 시간과 도핑을 기준값 τB0, NB0으로 놓아라. 예제 3.1에서 인용한 관계식에 적합한 이동도를 사용해 τB/τB0, NB/NB0, τE/τE0, 그리고 NE/NE0 대 βdc의 log-log 도식을 각각 그려라. 각각의 경우에 독립변수가 0.1에서 10까지 변한다. 모든 계산에서 T = 300 K 그리고 W = WB = 2 ㎛라 가정하라. 이미터가 특정한 영역의 부분에 걸쳐 축퇴되어 도핑되었다는 사실은 무시하라. 결과가 문제 11.9와 일치하는가?

11.11 현대 BJT에서 이미터는 높은 동작 속도를 달성하기 위해 종종 매우 얇게 만들어진다. 이 문제에서 우리는 “얕은(shallow)” 이미터의 사용했을 때 그것이 동작 파라미터에 미치는 영향을 검증하고자 한다. 그림 P11.11에 나타낸, 베이스처럼 유한한 폭의 이미터가 있는 pnp BJT를 고려하자. WE를 이미터의 준중성 폭으로 놓고 금속 이미터 접촉(x" = WE)에서 ΔnE = 0이라 가정하라.

그림 P11.11

(a) 이상 트랜지스터 해석을 연장해, ΔnE와 IEn에 대한 수정한 관계식을 구하라.

(b) 식 (11.31)-(11.34)와 유사한 동작 파라미터에 대한 수정한 관계식을 수립하라.

(c) W/LB ≪ 1이고 WE/LE ≪ 1일 때 동작 파라미터에 대한 수정한 관계식을 수립하라.

(d) (b)와 (c)의 결과를 참조해, WE가 체계적으로 감소함에 따라 γ와 βdc가 어떠한 영향을 받는 가?

(e) 활성 모드 바이어스 하에 있는 얕은(shallow) 이미터에서의 소수 캐리어 분포를 보이는, 그림 11.2와 유사한 그림을 그려라.

11.12 트랜지스터 단자중 하나가 떨어져 있거나 또는 단자중 두 개가 서로 연결되어 있을 때, 트랜지스터는 다이오드와 비슷한 2-단자 소자가 된다. 가능한 여섯 “다이오드” 접속이 그림 P11.12에 그려져 있다. 해석을 위해 특정한 접속을 선택한 후 다음의 질문에 답하시오. 적어도 하나의 개방-회로 접속(a, c, 또는 e)과 하나의 단락-회로 접속(b, d 또는 f)을 해석하는 것이 좋다.

그림 P11.12

(a) Ebers-Moll 방정식을 적절히 조작하고 결합해서 “다이오드”에 대한 I-VA 관계식을 유도하라.  I는 오직 VA와 Ebers-Moll 파라미터만으로 표현되어야 한다.

(b) VA와 Ebers-Moll 파라미터로 ΔpB(0)/ΔpB0와 ΔpB(W)/ΔpB0에 대한 식을 전개하라.

(c) (b)의 결과를 αF = αR = α와 IF0 = IR0 = I0로 놓고 간단히 하여라.(이미터와 컬렉터의 물질  파라미터가 동일한 트랜지스터에 대해 식의 단순화가 여기서는 유효하다.)

(d) (c)의 결과를 이용하고 W ≪ LB라 가정했을 때, VA ≫ kT/q인 트랜지스터에 대해 베이스에서의 소수 캐리어 분포를 그리시오.

(e) -VA ≫ kT/q인 역방향 바이어스에 대해 (d)를 반복하시오.

11.13 VEC의 작은 값에 대한 pnp BJT의 이미터 공통 출력 특성이 그림 P11.13에 그려져 있다. 그림에 나타내었듯이 트랜지스터의 직류 동작점이 활성 모드와 포화 모드의 경계에 존재한다.

(a) 11.1.4 절의 그림 11.3을 참조해, 주어진 동작점에서 트랜지스터의 단순화한 대신호 등가회로를 그리시오.

(b) (a)의 단순화한 등가회로를 이용하거나, 또는 Ebers-Moll 방정식을 바로 사용해, 특정 동작점에서의 VEC에 대한 식을 구하라. 결과식은 IB와 Ebers-Moll 파라미터로 표현되어야 한다.

그림 P11.13

11.14 예제 11.7에서 인용한 BJT 특성에 대한 계산식은 Ebers-Moll 방정식을 적절히 결합하고/거나 재정렬해서 수립하였다. 다음을 유도하기 위해 필수적인 대수 조작을 하여라.

(a) 베이스 공통 출력[IC = IC(VCB, IE)];

(b) 이미터 공통 입력[IB = IB(VEB, VEC)]

(c) 이미터 공통 출력[IC = IC(VEC, IB)]

11.15 현대의 고-동작 트랜지스터에서, 이득은 대개 이미터 효율에 의해 제한 받는다. 그리고 그것은 DENBW/DBNELE ≫ (1/2)(W/LB)2를 의미한다.

(a) 그러한 소자의 이미터 공통 입력 특성은 베이스 폭 변조에 상대적으로 영향을 받지 않을 것으로 예상할 수 있음을 보여라.

(b) 트랜지스터의 이득이 이미터 효율에 의해 제한 받지 않는다 [즉, DENBW/DBNELE ∼          (1/2)(W/LB)2]고 가정했을 때, 예상할 수 있는 형태의 이미터 공통 입력 특성을 그리시오.

11.16 VEB = 0.7 V라면 예제 11.8의 결과는 어떻게 변형될 수 있는가?

11.17 두 pnp BJT가 이미터와 컬렉터 영역의 도핑이 그림 P11.17에 나타낸 것처럼 서로 바뀌어져 있는 것만 제외하고 동일하다.

그림 P11.17

(a) 어느 트랜지스터가 더 큰 이미터 효율을 가질 것으로 예상되는가? 설명하라.

(b) 어느 트랜지스터가 활성 모드 바이어스 하에서 베이스 폭 변조에 더 큰 영향을 보이겠는가?   설명하라.

(c) C-B 접합의 애벌랜치 항복에 의해 제한 받는다면, 어느 트랜지스터가 더 큰 VCB0를 보이겠는가? 설명하라.

11.18 VEC ≳ 20 V에 대해 예제 11.10의 가운데 그림에서 보인 특성은 IC = B(VEC - VE)IB 형태(여기서, B와 VE는 일정한 값이다.)의 선형 관계식으로 매우 근접하게 모델링될 수 있다. 가운데 그림(“베이스 폭 변조가 포함된” 그림)으로 시작하거나, 또는 BJTplus 프로그램 자체로부터 추론된 수치를 갖고 계산을 하건 간에, 네 개의 IB > 0 특성 각각에 적합한 B와 VE를 결정하라. “Early voltage"에 의하면, VE는 특성의 선형 영역을 VEC 축으로 외삽했을 때 결과하는 전압 차단임을 주목하라. 수치 결과를 설명하라.

•11.19 트랜지스터의 다이오드와 같은 동작에 대한 하나 또는 그 이상의 I-VA 관계식을 문제 11.12(a)에서 수립하였다. 특성 곡선을 그리기 위해 예제 11.10의 BJTplus와 보조 프로그램을 적용하라. 예제 11.10을 위한 프로그램인 BJT0는 샘플 계산시에 소자의 파라미터를 입력하는데 변형 없이 사용될 수 있다. 명확히 하기 위해 필요하다면, 특성의 정방향 그리고 역방향 바이어스 부분을 각각의 도식에 보여라.

(a) 먼저, W = WB라 가정하고 베이스 폭 변조와 캐리어 증식은 무시하고 I-VA 프로그램을 작성하라. 결과하는 특성을 하드카피(hardcopy)하라.

(b) 다음으로, 베이스 폭 변조와 캐리어 증식 모두 포함하라. 큰 역방향 바이어스가 E-B 접합에  가해졌을 때 E-B 공핍 영역에서 캐리어 증식을 고려할 수 있다. 샘플 계산을 하드카피하라;      (a)와 (b)의 결과를 비교하라.

•11.20 Gummel 도표와 이득 도표.

(a) 예제 11.10의 BJT0 보조프로그램에 명시된 소자 파라미터(BJT0 보조프로그램에 있는 파라미터는 그림 11.4와 11.5에 보인 2N2605 pnp BJT와 상당한 일치를 보이고 있다.)를 사용해 그림    11.15와 유사한 이론적인 Gummel 도표를 작성하라. 활성 모드이고 식 (11.47)에서 VCB 항이 무시될 수 있도록 VCB < 0이라 가정하라. 식 (11.47)로부터 계산된 VEB 대 IC 그리고 IB = IE - IC 특성은 이상 소자 특성으로 알려져 있다. 다음에 표시한 전류를 이상-소자 베이스 전류에 더함으로써 E-B 공핍 영역에서 발생하는 재결합-생성 전류를 근사적으로 설명하라.

식

수정한 베이스 전류를 계산할 때 I02 = 10-14 A 그리고 n2 = 1.5를 사용하라. 고-수준 주입과      다른 컬렉터 전류를 근사적으로 설명하기 위해서, correction factor Γ를 이상-소자 컬렉터 전   류에 곱한다.

식

즉, IC = ΓIC(이상)를 이용해 수정한 IC를 계산한다. 점선과 굵은 선을 적절히 사용해 이상 특성과 수정한 특성 모두를 Gummel 도표에 보여라. 도표의 출력을 10-9 A ≤ I ≤ 10-1A와        0.3 V ≤ VEB ≤ 0.8 V로 제한하라.

(b) (a)의 프로그램을 그림 11.16과 유사한 IC 대 βdc 도표, 또는 이득 도표를 부가적으로 나타내도 록 확장하라. 도표들간에 프로그램 수행을 중지하려면 MATLAB pause 함수를 사용하라. 10-1     ≤ βdc ≤ 103 그리고 10-9 A ≤ IC ≤ 10-1 A의 범위를 포함하는 도표를 얻기 위해 축의 한     계를 설정하라.

11.21 IC 대 βdc 데이터를 얻기 위해 사용하였던 VEC 값을 증가시키면, IC의 대부분의 범위에서 항상 βdc의 작지만 인지할 수 있는 정도의 증가를 가져온다. 샘플 실험 데이터가 그림 P11.21에 나타나 있다. 관측된 VEC 의존성의 이유에 대한 설명을 공식화하고 뒷받침하라.

그림 P11.21

12 BJT 동적 응답 모델링

대다수의 BJT의 응용은 넓은 대역에서 또는 동조회로에서 소신호 증폭기로서의 사용과 디지털 논리 회로에서 스위치로 사용을 포함한다. 이 장에서는 소신호 응답과 과도(스위칭) 응답의 1차 모델링을 조사한다. 소신호 응답은 정규적으로 소신호 등가 회로로서 묘사되거나 모델링 된다. 소신호 등가 회로는 ,예를 들어, 증폭 신호 이득, 입력 임피던스, 출력 임피던스를 계산하기 위해 적용된다. 현대 응용에서는 높은 이득, 넓은 대역폭에 대한 요구로 인해 이미터 공통 구성에서 BJT를 거의 독점적으로 사용한다. 결론적으로 여기서는 알려진 구성에 적당한 등가 회로의 발달에 중점을 둔다. 순간 응답에 대한 디지탈 전자와 다른 스위칭 응용은 BJT의 차단(cutoff) "오프(off)" 상태와 포화(saturation) "온(on)" 상태 사이에서 빠른 스위칭을 필요로 한다. 스위칭 응답과 관찰된 시간 지연에 대한 간략화된 분석에 대한 것은 이 장의 두 번쨰 부분에서 언급된다.

12.1 소신호 등가 회로

12.1.1 일반화된 2 단자 모델

그림 12.1(a)과 같은 BJT가 이미터 공통 구성으로 연결된 것으로 가정된 2 단자를 가진 “블랙박스(black box)"로서 모델링 되었다고 생각하자. 지금의 분석과정에 대해(11장의 pnp BJT 분석과 반대로), 모든 전류는 장치(device) 단자(terminal)로 흐를 때 양(positive)으로 정의되는 것에 주의해야 한다. 비슷하게 모든 전압은 입력과 출력의 공통 단자를 기준으로 한다. BJT를 이미터 공통 구성으로 연결된다고 가정하였을떄, 직류 입력 전류, 직류 출력 전류, 직류 입력 전압, 직류 출력 전압을 IB, IC, VBE, VCE로 나타낸다. 이에 상응하는 교류양은 ib, ic, vbe, vce이다. 앞장에서 IB는 인가된 직류 전압에 독립된 함수로서 씌여졌다 ; 즉 IB = IB(VBE, VCE). 교류 전압 vbe, vce가 직류 단자 전압에 중첩된다면, 입력 전류는 일반적으로 iB(VBE+vbe, VCE+vce) = IB(VBE, VCE) + ib가 된다. 비슷하게, 직류 출력 전압은 직류 입력, 출력 정압에 독립된 함수로서 나타낼 수 있다 ; 즉 IC = IC(VBE, VCE). 따라서, vbe과 vce가 각각 VBE, VCE에 더해졌을 때, 전체 출력 전류는 유사하게 iC(VBE+vbe, VCE+vce) = IC(VBE+VCE) + ic가 된다.

그림 12.1 (a)이미터 공통 구성으로 연결되고 2-단자망으로 나탄낸 BJT (b)BJT의 교류 응답을 특성화 시킨 저주파수 소신호 등가 회로

앞에 언급한 것은 우선적으로 사실이다. 여기서 우리는 중요한 가정을 한다. ; 즉, 우리는 iB(VBE+vbe, VCE+vce) = IB(VBE+vbe, VCE+vce)와 iC(VBE+vbe, VCE+vce) = IC(VBE+vbe, VCE+vce)가 되도록 트랜지스터가 준정적으로(quasistatically) 전압에서의 변화를 따를 수 있음을 가정한다. 이것은 이용하면 다음과 같다.

식(12.1a)

식(12.1b)

또는

식(12.2a)

식(12.2b)

다음에, 직류 동작점에 대하여 식(12.2)의 오른쪽의 첫 번째 항을 테일러 급수로 확장하고, 확장된 것의 1차항만 취하면(vbe와 vce의 고차항은 무시된다고 가정한다.), 다음을 얻는다.

식(12.3a)

식(12.3b)

식(12.2)를 대입하면 다음과 같다.

식(12.4a)

식(12.4b)

식(12.4)에서 각각의 편미분값은 컨덕턴스(conductance)이다.

식(12.5a, b)

식(12.5c, d)

우리는 그러면 다음과 같이 쓸 수 있다.

식(12.6a)

식(12.6b)

식(12.6a)와 식(12.6b)는 베이스와 컬렉터 단자에 대한 각각의 교류 노드(node) 방정식으로 보일 것이다. 이 방정식들은 단자로 흐르는 ib와 ic 전류가 두 성분으로 나뉘어진다는 것을 가르킨다. 한 성분(입력에 g11vbe와 출력에 g11vce)은 주어진 단자(port)를 가로질러 연결된 전도율을 통해 흐르는 전류이다. 두 번째 전류성분(입력에 g12vce와 출력에 g21vbe)은 반대편 포트의 전압에 의해 제어되고 논리적으로 전류 발전기(generator)에 관련되어 있다. 우리는 그러므로 유도된 방정식과 일치하는 소신호 회로가 그림 12.1(b)와 같이 그려진다는 것을 추론할 수 있다. [독자는 그림 12.1(b)에서 B와 C 단자에 대한 노드 방정식들이 각각 식(12.6a)와 (12.6b)인지를 증명해보아야 한다.]

다음의 설명들은 그림 12.1(b)와 관련되어 말할 수 있다. 첫 번째, 소신호 등가 회로는 트랜지스터 접합면에 관련된 커패시터 효과가 무시될 수 있는 낮은 동작 주파수에서 적용될 수 있다. 두 번째, 실행 가능한 등가 회로임에도 불구하고, 다음 소단락에서 나오는 다른 형태의 회로가 실제 계산에서 일반적으로 선호된다. 마지막으로, 그림 12.1(b)를 유도하는 과정은 순수하게 수학적인 성질을 띄고 있음을 주의해야 한다. 그림 12.1(b)의 결과는 다른 BJT 구성 또는 심지어 3-단자 디바이스에서도 2-단자에서의 파라미터를 간단히 바꾸어 줌으로서 적용가능하게 손쉽게 변환될 수 있다. 특정 디바이스 또는 구성은 컨덕턴스를 정의하는 것만이 다르다. 만약 원한다면, 식(12.5)와 11장에서 언급되는 직류 전류의 관계식을 사용하면 소신호 컨덕턴스들에 대한 명확한 관계식을 얻을 수 있다.

12.1.2 하이브리드-파이(Hybrid-pi) 모델

소신호 분석을 수행함에 있어서, 하이브리드-파이 등가 회로는 가장 빈번히 사용되는 모델이다. 이 모델은 특히 회로 디자인 공학자들에 여러 가지 잇점을 가지고 있다. 특히, 이 모델의 파라미터는 직류 동작점 변수들에 관련되어 있고 이 파라미터의 온도 변화가 쉽게 추론된다. 간략화되고 완성된 기본 하이브리드-파이 모델은 각각 그림 12.2(a)와 (b)에서 보여진다. 인용된 저주파 등가 회로는 활성-모드(active-mode) 동작에서 “진성 트랜지스터(intrinsic transistor)”에 적용된다. 하이브리드-파이 모델은 그림 12.2(b)와 같은 “하이브리드” 부분(컨덕턴스와 저항의 조합)에 회로소자의 π-배열에서 이름이 얻어졌다. gm은 순방향 전압 이득량인, 트랜스컨덕턴스(transconductance)이고, ro은 출력 저항이고, rπ는 입력 저항, rμ는 피드스루(feedthrouth) 저항이다.

1-차 분석에서 널리 사용되는 그림 12.2(a)의 간략화된 모델은 일반화된 2-단자 모델으로부터 직접 유도할 수 있다. 활성-모드 바이어싱하에서 pnp BJT에 대한 식(11.47)의 에버스-몰(Ebers-Moll) 관계식은 다음과 같이 간략화 된다.

식(12.7a)

식(12.7b)

식(12.7c)

그림 12.2 하이브리드-파이 등가 회로. (a)간략화된 (b)활성-모드에서 진성 트랜지스터의 이미터 공통 동작을 모델링한 완전한 저주파 하이브리드-파이 등가 회로. (c)기생하는 직렬 저항들을 포함한 고주파 등가 회로.

만약 베이스-폭 변조가 무시된다면, αF와 IF0는 바이어스와 독립된 상수들이다. 그리고

식(12.8a)

식(12.8b)

g12 = g22 = 0에서 우리는 바람직한 결과를 얻는다. ; 그림 12.1(b)는 정확하게 그림 12.2(a)와 같은 형태로 축소된다. 우리는 또한 gm ≅ g21 과  rπ ≅ 1/g11 라는 결론을 얻는다. 식(12.7)을 사용하여 gm과 rπ를 명확하게 수치를 구하면 다음을 얻는다.

식(12.9a)

식(12.9b)

gm과 rπ는 직류 동작점에 대한 지식이 주어졌으면 쉽게 구할 수 있다.

그림 12.2(b)의 4-소자 저주파 모델은 베이스-폭 변조가 무시될 수 없거나 더 상세한 분석이 수행되어야 할 때 사용된다. 간략화된 모델 유도보다 다소 더 포괄적임에도 불구하고, 그림 12.2(b) 회로 파라미터는 곧바로 2-단자 모델 파라미터와 연관될 수 있다. 일반적으로 다음과 같음을 보이는 것은 연습문제로 남겨 두었다.

식(12.10a)

식(12.10b)

식(12.10c)

식(12.10d)

전형적으로 g12는 다른 2-단자 모델 컨덕턴스들 보다 작은 크기의 여러 가지의 차수들이고 gm, ro, 와 rπ를 계산함에 있어서 무시될 수 있다. 식(12.9)는 물론 g12가 g21과 g11보다 훨씬 작다면 gm과 rπ를 계산할 때 사용된다.

마지막으로, 그림 12.2(c)에 보여진 모델은 고주파수들에서 사용할 때 적당하다. 이 모델에서는 진성 트랜지스터와 외부 장치 터미날에 연결된 기생 직렬 저항(소단락 11.2.5를 보라)를 포함하고 있다. Ccb와 Ceb는 각각 컬렉터-베이스와 이미터-베이스 pn 접합 커패시턴스(capacitance)를 나타낸다. 활성-모드 바이어싱에서 역방향-바이어싱된 C-B 결합과 관련된 Ccb는 우선적으로 접합 커패시턴스이며, 순방향-바이어싱된 E-B 접합에 관련된 Ceb는 접합과 확산 성분을 포함한다. 7장에서 적당한 접합 커패시턴스 관계식은 Ccb와 Ceb를 계산하는 것을 조절하지 않고 사용될 수 있다. 그러나, Ceb의 확산 성분은 문제 12.7에서 근사적으로 설명된 것처럼 조절되야한다. C와 B 터미날들 사이의 추가적인 커패시턴스와 C' 단자에서 기층(substrate) 단자의 커패시터는 ICs를 만드는 적당히 트랜지스터를 모델링하는데 필요할 것이다. 그림 12.2(c) 모델은 적형적으로 대략 500 MHz의 주파수까지 유용하다는 것을 주의해야한다. 이 모델은 다양한 장치 영역들 사이의 신호 전파에서 지연을 고려하지 않으므로 500 MHz 이상에서 점차적으로 부정확하게 된다.

12.2 과도(스위칭) 응답 (Transient (Switching) Response)

BJT는 간단한 불연속-장치(discrete-device) 회로들과 복잡한 IC 논리 회로의 범위에 걸친 응용에서 전자 스위치로서 넓은 유용을 가진다. pn 접합 다이오드와 비교하면, BJT는 본질적으로 더 빠른 스위칭 스피드와 스위칭 프로세스를 용이하게 하는 세 번째 리드(third-lead)의 잇점을 제공한다. pn 접합 다이오드와 같이, “온(on)”과 “오프(off)” 상태 사이의 진행과정에서 시간 지연은 대부분의 과잉 소수 캐리어 전하(excess minority carrier charge)의 생성과 제거에 기인한다. 스위칭 속도가 대부분의 응용에서 주된 관심사이므로, 몇몇의 세부사항에서 스위칭 프로세스를 조사한다.

12.2.1 질적인 관찰(Qualitative Observations)

이 논의의 목적을 위해, 우리는 그림 12.3(a)에 그려진 형태의 스위칭 회로를 가정한다. VCC는 이미터와 컬렉터 사이의 직류 바이어스를 공급한고, RL은 출력 부하 저항(ouput load resistor)이다. 스위칭은 양전압과 음전압 사이로 입력 전원을 펄스 형태로 공급함으로서 이루어진다. vs < 0인 정상 상태(steady-state)에서 BJT는 차단 모드(cutoff mode)로 바이어스 된다. 이 상태에서 트랜지스터는 “오프(off)”되고 동작점은 그림 12.3(b)의 특성에서 중첩되게 보여지는 부하선의 바닥 가까이 놓인다. 반대로, vs > 0인 정상 상태(steady-state)에서, 인가된 전압은 전형적으로 두 접합에서 순방향으로 바이어스 된다. 포화 모드(saturation-mode)에서 동작할 때, 트랜지스터는 IC ≅ VCC/RL 인 “온(on)” 상태가 된다.

그림 12.3 BJT 스위칭 기본 원리. (a)이상적인 스위칭 회로. (b)이미터 공통 출력 특성에서 중첩된 “온”과 “오프” 정상 상태 끝점 사이의 부하선.

그림 12.4에서, 지금 과도 응답 자체를 조사하기로 하자. 우리는 vs가 t = 0에서 -ξVS에서 +VS로 펄스 형태로 공급된 후에 일어나는 턴-온(turn-on) 과도 상태에 대해 알아본다. VS를 vEB보다 휠씬 크다고 가정하면, 그림 12.4(b)에서 보여지는 것과 같이 베이스 전류는 iB ≅ VS/RS까지 급격히 올라가고 vs > 0가 되는 동안 이 값에서 일정하게 유지된다. 이에 상응하는 이상적인 iC 응답이 그림 12.4(c)에 그려져 있다. t = 0 이전에 트랜지스터는 차단 바이어스 되어있고 준중성적인 베이스에서 소수 캐리어 분포는 그림 12.4(d)의 도면(i)에 특징이 나타나 있다. t = 0 의 턴-온(turn-on) 펄스가 있은 후에, 소수 캐리어 홀(hole)들은 베이스에 쌓이기 시작한다[그림 12.4(d)의 도면(ii)]. 교대로 iC는  대략적으로 x = W 에서 계산된 △pB(x,t)의 기울기에 비례하여 증가한다. iC는 트랜지스터가 활성 모드로 바이어스 되는 한 준중성적인 베이스에서 소수 캐리어의 생성에 따라 증가한다. 결론적으로, △pB(0,t) = (ni2/NB) exp (qvEB/kT) 는 vEB = vEC 또는 vCB = 0 인 지점에 도달하고, 트랜지스터는 연속적으로 포화 바이어스가 된다. 일단 포화 바이어스가 되면, 소수 캐리어의 생성은 그림 12.4(d)의 도면 (iii)에 그려진 것 처럼 종료된다. 인용된 도면과 일치하게, iC는 이 과도 부분동안 단지 경미하게 증가하여 최종적으로 온-상태(on-state) 값을 얻는다.

그림 12.4` BJT 스위칭 특성. (a)인가된 입력 전압. (b)시간의 함수로 나타낸 입력 전류(iB). (c)시간의 함수로 나타낸 출력 전류(iC). (d)과도 응답 동안 다양한 시간에서 준중성적인 베이스에서 근사화된 소수 캐리어의 분포.

iC의 턴-오프(turn-off) 과도 응답은 두 개의 서로 다른 상(phase)을 나타낸다. 두 개의 상이 존재하는 동안 트랜지스터의 베이스 내부의 포화는 각각 그림 12.4(d)의 도면 (ⅳ)와 (ⅴ)에 의해 근사적으로 모델링 된다. 최초의 상(vs가 +VS에서 -ξVS의 펄스로 인가되었을 후에 즉각적으로 일어나는)에서 iC는 포화 바이어스와 관련된 저장된 전하는 준중성적인 바이어스로 부터 제거되는 동안 근사적으로 일정하게 된다. 여기서 시간 지연(time delay)은 본질적으로 pn 접합 분석에서 일어나는 저장 지연 시간과 분명히 유사하다. 두 번째 턴-오프 상(turn-off phase)은 트랜지스터가 활성 모드로 바이어스 되기 위해 충분한 저장된 전하가 제거될 때 시작된다. 일단 활성 모드로 바이어스되면, iC는 준중성적인 베이스에 남아있는 저장된 전하에 비래하여 단조롭게 감소한다. 마지막으로, 전체 소수 캐리어 전하를 제거하면 차단 바이어스(cutoff-bias)와 오프-상태(off-state)가 된다. 두 번째로 중요하지만, 그림 12.4(b)에서 턴-오프(turn-off) 동안 iB 응답은 pn 접합의 i-t 턴-오프 과도 상태와 본질적으로 일치한다. 베이스 전류는 급격하게 반대로 뒤바뀌고 BJT가 차단 모드로 들어갈 때까지 iB = -ξVS/RS 에서 일정하게 유지된다. E-B 접합의 역방향 바이어스가 증가함에 따라, iB는 연속적으로 거의 0으로 감소한다.

12.2.2 전하 제어 관계(Charge Control Relationship)

BJT의 고도 응답의 양적 분석을 수행함에 있어서, 우리는 전하 제어 연구를 채택 할 것이다. 분석에 앞서서, 먼저 특별히 BJT에 적용할 수 있는 전하 제어 관계를 세우는 것이 필요하다.

다음에 나오는 6.3.1 절의 pn 접합 전하 제어 결과들은 단지 약간의 수정 후에 BJT의 준중성 베이스에 직접 적용할 수 있다. pnp BJT에 대하여, 요구된 기호를 바꾸고, 준중성 베이스의 유한한 폭 (0≤x≤W)을 설명할 때, 우리는

식(12.11)

여기서

식(12.12)

이다.

만약 이미터와 컬렉터 전류들이 각각 E-B와 C-B 접합들을 가로질러 흐르는 홀의 확산 전류에 의해 지배되는 것과 같이, iE ≅ AJP(0) 과 iC ≅ AJP(W) 라면, 다음과 같이 결론을 내릴 수 있다.

식(12.13)

식(12.14)

별도로 식(12.14)가 정상-상태 조건에서 적용된다면, dQB/dt = 0 이고 iB → IB = QB/τB 이다는 것을 주의하여라. 이 결과는 다음과 같이 설명될 수 있다. ; 준중성 베이스에서 전체의 QB/q 과잉 소수 캐이어가 존재한다. 과잉 소수 캐리어의 평균 수명시간(lifetime)은 τB이다. 그러므로 매 τB 초 마다 QB 과잉 저장 전하는 재결합(recombination)에 의해 제거된다. 정상-상태 조건하에서 초당 제거된 전하와 같은 전류인, IB = QB/τB 는 제거된 전하를 대체하기 위해 베이스로 흘러야 한다. 이러한 잘 알려진 결과는 준중성 베이스에서 재결합에 관련된 전류가 IB의 주된 성분이라면 유효하다. ; 즉, 베이스에서 이미터로의 캐리어 주입과 다른 베이스 전류 성분은 식(12.14)의 유도에서 암시적으로 가정된 것과 같이 무시될 수 있다.

전하 제어 관계의 발달과 계속해서, 다음으로 컬렉터 전류를 알아보자. 앞에서의 근사화와 같이 우리는 다음과 같이 쓸 수 있다.

식(12.15)

△pB(x,t)가 정상 상태 조건에서 △pB(x)와 같은 함수 형태를 가진다고 가정하면, W≪LB 의 한계에서

식(12.16)

활성 모드 바이어스에서 다음과 같이 간략화된다.

식(12.17)

그러므로, BJT를 활성 모드 바이어스되게 하면,

식(12.18)

식(12.19)

그리고

식(12.20)

또는

식(12.21)

여기서

식(12.22)

QB(t)가 식(12.14)와 식(12.21)를 계산함으로서 결정될 수 있다는 가정은 순간적인 컬렉터 전류를 추론하는 간단한 형태를 제공한다. τt 파라미터는 대략적인 분석에서 광범위한 유용성을 가지고 있고 베이스 통과 시간(base transit time)으로 알려져 있다. 이것은 준중성 베이스를 가로질러 확산하는 소수 캐리어에 의해 걸리는 평균 시간으로 해석된다. 식(12.21)를 따라서 매 τt초 마다 컬렉터로 떨어지는 준중성 베이스에서 저장된 전하의 결과인 컬렉터 전류를 볼 수 있을 것이다. 또한 βdc ≡ IC/IB = τB/τt 임을 주의하여라.

12.2.3 양적인 분석(Quantitative Analysis)

턴-온 과도상태(turn-on transient)

턴-온 과도상태 동안 iB ≅ VS/RS ≡ IBB = 상수이고

식(12.23)

식(12.23) 미분방정식의 일반화된 해는 다음과 같다.

식(12.24)

여기서 A는 임의의 상수이다. 가장 좋게 근사화하면, QB(0) = 0 이다. 이것은 트랜지스터가 과도 상태가 시작될 때 차단 바이어스되므로 사실이다. t=0일 때 QB(0) = 0을 식(12.24)에 대입해서 A에 대해 풀면, A = -IBBτB가 된다. 그러므로

식(12.25)

그리고

식(12.26a)

식(12.26b)

위에 언급된, 상승 시간(rise time), tr은 BJT가 활성 모드 바이어스에서의 시간 주기로 이해된다.

턴-온 해는 그림 12.5의 왼쪽 면에 그림으로 나타나 있다. 지수함수에의 의존을 나타내기 위해, QB(t)는 0에서 최대값인 QB(∞) = IBBτB으로 천천히 증가한다. BJT가 t = tr 에서 포화 바이어스 될 동안 iC(t)는 QB(t)를 따라간다. 양적인 관찰과 일치하게, iC(t)는 연속적으로 iC(tr) ≅ VCC/RL ≡ ICC에서 상수로 남아있다고 가정된다. 식(12.26a)에서 iC(t) = ICC로 세팅하고, tr에 대해 풀면 다음을 얻는다.

식(12.27)

그림 12.5 과도 응답 해. (a)준중성 베이스에 저장된 전하. (b)시간의 함수로 나타낸 컬렉터 전류. 턴-온 과도 상태는 왼쪽에 턴-오프 과도 상태는 오른쪽에 나타나 있다. ξ =0 과 ξ =1 표시는 턴-오프 과도 상태동안 각각 iB ≅ 0과 iB = -IBB에 일치하는 턴-오프 해와 같다.

직감적으로, tr은 IBB를 증가시킴으로서 감소될 수 있거나(더 빠른 저장된 전하의 생성) 또는 IBB를 감소시킴으로서 증가될 수 있다(더 작은 활성 모드 전하 저장). 우리는 또한 tr에 대한 표현식인 식(12.27)을 식(12.25)로 대입시키면 QB(tr) = ICCtr을 얻는다는 것을 주의하여라. 활성 모드/포화 모드 전이점에서 저장된 전하에 대한 이 값은 대략적으로 그림 12.5(a)의 QB(t) 축을 따라 위치하게 된다.

턴-오프 과도 상태(turn-off transient)

턴-오프 과도 상태의 포화 모드와 활성 모드 부분 동안, iB ≅ -ξVS/RS = -ξIBB = 상수 이다. 준중성 베이스에서 저장된 전하는 그러므로 전하 제어 관계를 따른다.

식(12.28)

일반 해는 다음과 같다.

식(12.29)

A는 임의의 상수이고 t = 0 은 턴-오프 과도 상태가 시작할 때 리셋(reset)된다. 턴-오프 과도 상태가 시작될 때 전체 저장된 전하는 턴-온 과도 상태의 끝에서의 저장된 전하와 같으므로, QB(0)︳turn-off = QB(∞)︳turn-on = IBBτB 이다. t = 0 일 때 QB(0) = IBBτB 를 식(12.29)에 대입하고, A에 대해 풀면 A = (1+ξ)IBBτB 를 얻는다. 그러므로 다음과 같이 결론을 내릴 수 있다.

식(12.30)

그리고

식(12.31a)

식(12.32b)

위에 나와있는 저장 지연 시간(store delay time), tsd, 는 BJT가 포화 모드 바이어스에 대한 시간 주기로 이해된다.

턴-오프 해는 과 ξ = 0과 ξ = 1의 가정된 값에 대해 그림 12.5의 오른쪽에 그림으로 나타나 있다. ξ =0 은 턴-오프 과도 상태 동안 vs = 0 그리고 iB ≅ 0 과 일치한다. ; 만일 ξ = 1이면 vs = -VS와 iB ≅ -IBB 이다. iC의 과도 상태의 상수 부분(포화 모드)과 떨어지는 부분(활성 모드) 모두가 ξ > 0 일 때 감소하는 것은 그림 12.5로부터 순간적으로 분명하다. 이것은 iB < 0 이 준중성 베이스로부터 저장된 전하가 빠져나가는 것을 도와주기 때문에 예상된 것이다. 포화 모드/활성 모드에서 전이점은 t = tsd 이고 QB(tsd)︳turn-off = QB(tr)︳turn-on = ICCτt 이다. 전이점 값을 식(12.31b)에 대입하고 tsd에 대해 풀면, 다음을 얻는다.

식(12.32)

ICCτt/IBBτB < 1 이므로, 식(12.32)는 tsd는 ξ > 0 일 때 감소한다는 것을 확인시켜 준다. 일반적으로 말해서, τB가 감소하고(더 빠른 재결합), IBB가 감소하고(더 작은 전체 저장된 전하), 그리고 ICC가 증가하고(상대적으로 작은 포화-모드 전하) 또한 tsd가 감소한다.

12.2.4 실제적인 고려

앞의 분석은 간략화되어서 물리적인 통찰을 제공하고 과도한 양의 수학에서 난항에 빠지지 않고서도 일반적으로 올바른 형태의 해를 갖게 해준다. 더 자세한 해에 관심이 있는 독자들은 Part Ⅱ의 끝에 언급된 부록의 BJT 참고사항을 고려하기를 권한다. 더 실제적인 iC 과도 응답의 그림은 그림 12.6에 주어진다. 전이점 부근의 “원형(rounding) 곡선”을 제외하고, 그림 12.6과 IC 그림 사이에 단지 주된 차이는 과도 상태 초기에 추가된 시간 지연(tsd)이다. 추가된 시간 지연은 차단 모드에서 활성 모드로 가는데 E-B 접합 캐패시턴스의 축전(charging)으로 인해 일어난다. 그림 12.6은 또한 상승 시간(tr), 저장 지연 시간(tsd), 그리고 하강 시간(falling time), 장치 상세서에서 종종 발견된는 파라미터들의 기본적인 측정의 정의를 보여준다.

그림 12.6 컬렉터 전류 스위칭 과도상태의 실제 형태와 td, tr, tsd, tf의 기본적인 측정의 정의. 입력 전압 파형은 참고를 위해 포함하였다.

다양한 방법들이 턴-온 그리고 턴-오프 과도 상태를 빠르게 하기 위해 적용되야 한다는 것은 당연하다. 턴-온 과도 상태를 빠르게 하기 위한 일반적인 과정은 그림 12.3(a)에서 커패시터를 RS와 병렬로 두는 것과 같이 입력 회로에 커패시터를 추가하는 것이다. vs → VS 로 변한 후의 커래시터의 방전(discharge)은 순간적인 전류 펄스를 제공하여 저장된 전하의 생성을 가속시키게 된다.

그림 12.7 npn 트랜지스터에 고정된 쇼트키(Schottky) 다이오드. (a)도표적인 회로 표현. (b)물리적인 실행.

턴-오프 과도 상태를 빠르게 하는 것은 BJT 베이스에 재결합-발생 센터(recombination-generation center)를 연결함으로서 이루어질 수 있고 지금까지 그렇게 하여 왔다. Si에 금(gold)과 같이, R-G 센터를 연결하는 것은 τB를 감소시키고 그러므로 베이스로 부터 캐리어 제거율을 증가시킨다. 턴-온 과도 상태를 빠르게하는 다른 방법으로, 쇼트키 다이오드를 그림 12.7에서와 같이 컬렉터와 베이스 사이에 연결시키는 것이다. 이러한 배열은 쇼트키 다이오드 고정(Schottkt diode clamp)으로 알려져 있다. 쇼트키 다이오드는 ,금속-반도체 접촉을 정류하는 것으로 부터 형성된 장치로(14장을 보라.), pn 접합보다 휠씬 낮은 순방향 바이어스에서 동작한다. 결과적으로, 트랜지스터가 포화 모드로 들어갈 때, 쇼트키 다이오드는 동작하기 시작하고 상대적으로 낮은 양의 값에서 C-B 접합을 “고정시킨다(clamp)”. 이것은 크게 포화 모드 저장된 전하의 생성을 감소시킨다. 더욱더, 쇼트키 다이오드에서는 소수-캐리어 전하 저장이 거의 없다. BJT로 부터 제거된 매우 적은 전하와 쇼트키 다이오드에서 저장된 매우 적은 전하로 인하여, 턴-오프 시간은 극적으로 감소된다.

12.3 요약

이 장에서 첫 번째로 소신호 응답을 조사하고 그리고나서 양극성 접합 트랜지스터의 과도 응답과 스위칭 응답을 조사하였다. 이미터 공통 구성에 연결된 BJT의 소신호 등가 회로, 낮은 주파수에서 유효한 일반화된 2-단자 모델은 순수하게 수학적인 논의를 적용함으로써 이루어졌다. 이러한 발달 과정은 본질적으로 어떠한 3-단자 장치에 단지 작은 수정을 함으로써 적용될 수 있으므로 그자체로 흥미롭다. 연속적으로, 유행하는 하이브리드-파이 등가 회로가 소개되었고 2-단자 모델과 연관되어 있다.  간략화되고 고주파에 적합한 하이브리드-파이 회로 또한 복습하였다.

많은 응용에서 스위칭 속도가 중요하기 때문에, 과도 응답은 다소 자세하게 조사되었다. 과도 응답은 ,준중성 베이스에서 과도 소수 캐리어의 생성과 제거에 촛점을 맞추어, 첫번째로 질적으로 조사되었다. pn 접합 다이오드와 유사하게, 저장된 전하는 오프-상태(차단)와 온-상태(포화) 사이를 진행할 때 저장되거나 제거되어야만 한다. 특히 BJT에 적용할 수 있는 전하 제어 관계는 그 다음에 간단하게 준중성 베이스에서의 재결합과 준중성 베이스의 경계에서 소수 캐리어의 확산이 전적으로 관찰된 단자 전류에의해 좌우된다고 가정함으로서 이루어졌다. 베이스 전이 시간의 개념, 확산하는 소수캐리어가 준중성 베이스를 가로지르는데 요구되는 평균 시간은, 이 발달 과정에서 소개되었다. 저장된 전하의 양적인 표현, 순간적인 iC, 그리고 특징적인 시간 주기는 턴-온과 턴-오프 과도 상태에 대해 유도되었다. 결론적인 소단락은 과도 응답을 빠르게하는데 적용되왔던 방법을 포함해서 실제적인 고려를 언급하였다.

연습문제

12장 문제 안내표

12.1 퀴즈

다음의 질문들을 가능한 자세하게 대답하여라.

(a) 준정적인 가정은 무엇인가? 어떻게 이 가정이 일반화된 2-단자 모델의 유도에서 유용하게 쓰이는가?

(b) 왜 별개의 npn과 pnp gij 컨덕터스의 정의가 존재하는가?

(c) “하이브리드-파이” 이름의 기원은 무엇인가?

(d) 하이브리드-파이 파라미터(gm, ro, rπ, rμ)의 이름을 말하시오.

(e) 고주파 모델을 얻기위해 저주파 하이브리드-파이 모델에 커래시터를 붙이는 정당한 이유는 무엇인가?

(f) 턴-온 과도 상태 동안 트랜지스터가 포화 모드로 들어갈 때 iB, iC, 소수 캐리어의 농도에 어떤 일이 일어나는지 묘사하시오.

(g) “베이스 주행 시간”에 대해 정의와 수학적 정의를 쓰시오.

(h) τB와 τt가 βdc와 어떻게 연관되는가?

(i) 왜 턴-오프 과도 상태 동안 iB < 0(ξ > 0)이 저장 지연 시간과 하강 시간의 감소를 일으키는가?

(j) 쇼트키 다이오드 고정은 무엇이고, 이것은 어떤 목적으로 사용되는가?

12.2 베이스 공통 구성에 적당한 그림 12.1(b)와 유사한 소신호 등가회로를 만들어라.

식(12.5)와 유사한 파라미터 정의를 요약하여라.

12.3 2N2605 pnp BJT의 이미터 공통 출력 특성은 그림 12.5(d)에 나타나 있다. 간략화된 하이브리드-파이 등가회로는 트랜지스터의 저주파 교류 응답을 모델링하는데 사용된다. 직류 동작점에서 IB = 5μA와 VEC = 10V를 가정하라. 하이브리드-파이 모델에서 적용되는 gm와 rπ의 값을 정하여라.

12.4 식(12.10)을 확인하기 위해 요구되는 회로 분석과 수학적인 계산을 하시오.

•12.5 연습문제 12.10에 대한 해로서 주어진 MATLAB program BJTplus는 베이스-폭 조정을 고려하거나 고려하지 않던지 간에 IB = IB(VEB, VEC)와 IC = IC(VEC, IB)를 계산한다. 그냥 시작하거나 BJTplus와 종속적인 프로그램 코드를 사용하던지 간에, 자동적으로 하이브리드-파이[그림 12.2(b)] 파라미터들을 계산해 주는 MATLAB(computer) program을 사용하라. 베이스-폭 조정을 고려하는 것과 고려하지 않는 것에 대한 서로 다른 계산을 하여라. 간략히 하기 위해, 입력 변수를 VEB와 VEC를 취하도록 하자. BJT0 종속 프로그램에서 발견되는 것과 같은 장치와 재료 파라미터를 적용하라.(BJT0와 BJTplus에 대한 MATLAB 설명은 부록 M에 열거되어 있다.)

IC ≅ 1 mA가 되기 위한 VEC = 10V와 VEB으로 프로그램을 실행시키시오. 베이스 폭 변조를 고려할 때와 고려하지 않을 때에 대해 gm, ro, rπ와 rμ에 대한 계산 결과를 보이시오. 또한 식(12.9)를 사용하여 gm과 rπ를 게산하여라. 이 결과에 대해 논의하여라.

12.6 단위 베타 주파수, fT,는 종종 BJT의 고주파수 응답을 평가함에 있어서 우수성에 대한 수치로서 인용되고 있다. 정의에 의하면, fT는 BJT 이미터 공통 출력이 교류 단락-회로(vce = 0)가 되었을 때 ︳ic/ib︳= 1에서의 신호 주파수이다. RF와 마이크로파 응용에서 사용하기 위해 고안된 실리콘 BJT는 fT = 10 에서 이용가능하다. ”일반적인 용도의” Si 트랜지스터는 전형적으로 수백 MHz의 fT를 가지고 있다.

(a) 고주파 하이브리드-파이 모델을 사용하여, vce = 0일 때 ic/ib에 대한 일반적인 수식을 유도하여라.

•(b)2N3906은 일반적인 용도의 Si 트랜지스터이다. VEB = 0.68V, VEC = 10V, IB = 5.57㎂, 그리고 IC = 1.00㎃ 가 되도록 직류 바이어스를 걸어주었을 때 2N3906 pnpBJT의 fT를 결정하시오. 주어진 직류 동작점에서의 2N3906의 고주파 하이브리드-파이 파라미터는 아래의 표에 나와있다.

<표>

12.7 활성 모드 바이어스에서 pnpBJT에 대한 Ceb의 확산 성분이 다음과 같음을 보이시오.

<식>

힌트 : Ceb︳diff는 협소 베이스 바이어스에서 예상되는 확산 커패시턴스, CD와 같은 것이다. 협소 베이스 바이어스에서 흐르는 IDIFF는 식(6.68)/(6.69)에 의해 주어짐을 유의하여, 협소 베이스 다이오드에 대한 CD를 얻기 위해 소단락 7.3.2의 확산 어드미턴스 유도를 수정하여라. 이러한 수정은 만약 ξ ≪ 1 이라면 ctnh(ξ) = cosh(ξ)/sinh(ξ) ≅ (1/ξ)(1+ξ2/3)의 전개식을 사용하는 것을 요구한다. BJT에 결과를 전달할 때 적당한 상징 표식을 만들어라.

12.8 그림 12.3(b)의 특성을 참조하여라. VCC/RL = 5 ㎃, VS/RS = 30 ㎂, 그리고 IB는 IB = 상수 곡선을 얻기위해 5 ㎂씩 증가한다고 가정하라. 그림에서 보여진 “온”과 “오프” 점 사이로 스위칭하는 것에 대한 ICCτ/IBBτB를 예상하여라.

•12.9 상승 시간과 저장-지연 시간

(a) x = ICCτt/IBBτB 라 하자. 식(12.27)을 적용하고 0 ≤ x ≤ 1 을 주의하면서, x 축에 대한 tr/τB의 그림을 그려라.

(b) 식(12.32)를 적용하여, ξ =0 과 ξ = 1에 상응하는 곡선을 동시에 나타내는 x축에 대한 tsd/τB를 그려라.

12.10 하강 시간

(a) 그림 12.6에 나와있는 기본적인 측정의 정의와 식(12.31b)의 t에 대한 iC의 관계를 이용하여, 하강 시간, tf, 에 대한 식을 유도하여라.

•(b) ξ = 0 과 ξ = 1 일 때 x ≡ ICCτt/IBBτB 에 대한 tf/τB 를 그려라. 0 ≤ x ≤ 1 임을 주의하라. 결과에 대해 논의하여라.

13 PNPN 소자들

앞장에서 2-영역, 1-접합 다이오드와 3-영역, 2-접합 트랜지스터의 분석을 다루었다. 4 개의 교대로 서로 다른 도핑(doping) 영역과 3 개의 상호작용 하는 pn 접합으로 구성된, PNPN 소자, 또는 사이리스터(thyrister)는, 다음의(그리고 마지막) 증가된 접합 복잡성을 가지고 있다. 종종 최적의 열 손실에 대한 금속 징(stud)으로 묶여진 넓은 영역의 장치인 사이리스터는 고-출력 정류기와 전자 스위치로서의 폭넓은 용도를 가지고 있다. 전형적인 비율(rating)은 상당히 낮음에도 불구하고, 사이리스터는 5 ㎄를 넘는 전류율과 10 ㎸를 넘는 전압율에서 유용하다. 여기서는 대부분의 내용을 가장 잘 알려진 그리고 최신의 PNPN 소자군, 실리콘 제어 정류기(silicon control rectifier, SCR)에 대해 다루었다. 한 단락은 이 장치의 물리적인 성질과 흥미 있는 “음저항(negative resistance)” 또는 양방향 안정적인 스위칭 특성을 서술하였다. 두 번째 단락은 스위칭 특성을 일으키는 장치의 내부 동작에 대해 알아보았다. 턴-온과 턴-오프에 관계된 실제적인 세부사항은 세 번째 단락에서 고려되었다. 결론적인 단락에서는 간략하게  PNPN 소자군 중에서 다른 것들을 개괄적으로 설명하였다.

13.1 실리콘 제어 정류기(SCR)

실리콘 제어 정류기는 그림 13.1(a)에서 도면으로 그려져 있다. SCR은 그 모습에서 P1에서 N4로 불리는 4 개의 교대로 서로 다른 도핑된 영역을 가지고 있다. J12, J23, J34는 P1-N2, N2-P3, P3-N4 접합을 나타낸다. 외부의 P-영역과 그 영역의 접촉은 양극(anode, A)라 불린다. ; 외부의 N-영역과 그 영역의 접촉은 음극(cathode, K)라 불린다. 내부의 N- 과 P-영역들은 베이스(base)라 불린다. 세 번째 장치의 단자, 게이트(gate), 는 P3 베이스에 연결된다. 유사한 게이트 리드 없이 구성된 2-단자 PNPN 장치는 PNPN 다이오드 또는 쇼트키 다이오드로 알려져 있다. VAK는 양극과 음극 사이에 가해진 전압이고, IAK는 양극으로 흐르는 전류이고, IG는 게이트로 흐르는 전류이다.

SCR은 전형적으로 적당히 가늘고, 낮게 도핑된 n-형 Si 웨이퍼(wafer)(ND ～ 5×1013/㎤), 결과적으로 N2 베이스가 되는 내부로 시작해서 제작되었다. 다음에, p-형 도핑 물질이 웨이퍼의 양쪽으로 확산돼서, 거의 동일한 J12와 J23 접합을 이룬다. 마지막으로, n-형 도핑 물질이 높게 도핑된 N4-음극을 형성하는 웨이퍼의 한 쪽으로 확산된다. 결과적인 도핑의 대략적인 내용은 그림 13.1(b)에 그려져 있다. 제작과정에서 추측되듯이, 그리고 그림 13.1(b)에서 강조되듯이, N2와 P2 베이스 영역은 적절한 전기적인 폭을 가지고 있다. 광범위-베이스 다이오드, P- 와 N-영역의 폭이 소수 캐리어 확산 길이 보다 충분히 크다고 가정된, 또는 베이스의 폭이 보통 소수 캐리어 확산 길이보다 훨씬 작은 BJT와 달리, SCR 베이스 영역의 폭들은 보통 확산 거리와 비슷하여야 한다. 이 것은, 우리가 알 수 있듯이, SCR의 올바른 동작에 필수적이다.

그림 13.1 실리콘 제어 정류기(SCR). (a)도핑 영역, 접합, 장치 단자와 전류와 전압 변수를 나타낸 도면 표시. (b)전형적인 도핑의 대략적인 내용.

SCR에서 유도된 일반적인 형태의 특성은 그림 13.2에 그려져 있다. 특성에서 VAK < 0 부분은  IG와 독립적이고 역방향-바이어스(reverse-bias)된 pn 접합 다이오드와 비슷하다. 이 장치는 VAK = -VBR에서 붕괴될 때까지 작은 전류를 도전시킨다. SCR 작동에서 VBR은 역방향-바이어스 유지(reverse-bias holding) 또는 차단 전압(blocking voltage)이라 불린다. 반면에, 순방향-바이어스(forward-bias) 특성은 매우 다르다. 만약 IG = 0이라면, 0에서부터 체계적으로 증가하는 VAK는 VAK가 최대 순방향-바이어스 차단 전압, VBR보다 클 때까지 작은 전류가 이 장치를 통해 흐르게 한다. 일단 VBR보다 커지면, 이 장치는 고-임피던스 차단 모드에서 저-임피던스 도전 모드로 스위칭하게 된다. 그리고 나면 동작은 VAK = 0 근처에서 순방향-바이어스 다이오드 같은 특성을 따른다. IG > 0 을 인가하는 것은 순방향-바이어스 차단 전압을 낮추고 이 장치가 낮게 인가된 VAK에서 도전 모드가 되게 한다. VBR과 VBF는 수 백 또는 수 천 전압이 될 수 있는 반면, 도전 모드에서의 전압 강하는 보통 1 볼트 정도에 불과하다.

그림 13.2 SCR 특성과 회로 표시.

13.2 SCR 동작 이론

관찰된 SCR 특성을 설명하겠다. 초기의 고려하여할 사항을 간단히 하기 위해, IG = 0이라 하자. IG = 0 일 때, SCR의 동작은 PNPN 다이오드의 동작과 같다.

분석을 어떻게 시작하여야 하는가에 대해 의문이 일어날 것이다. 논리적인 접근은 가장 단순한 모델에서 시작되고 계속해서 관찰된 특성과의 일치를 얻기 위해 요구되는 좀더 복잡한 모델을 고려된다. SCR의 가장 단순한 모델은 그림 13.3(a)에서 보여지는 것같이 직렬로 연결된 3개의 pn 접합 다이오드이다.

다이오드 모델에서, 만약에 VAK < 0 이라면, 중간의 다이오드는 순방향-바이어스가 되고 단락 회로로 대치할 수 있다. 이것으로 그림 13.3(a)의 근사화된 모델을 만들 수 있다. 더 많은 것이 그림 13.1(b)에서 관찰되는데 J12와 J34의 낮게 도핑된 부분의 도핑은 ≲1014/㎤인 반면에, J34 접합의 낮게 도핑된 부분의 도핑은 ～1017/㎤이다. J34 접합은 그러므로 상대적으로 작은 VAK < 0에서 붕괴되고 SCR 역방향-바이어스 특성은 기본적으로 J12 pn 접합의 역방향-바이어스 특성과 같다고 예상된다. 비슷한 방법으로, 만약 VAK > 0 이면, J12와 J34 다이오드들은 순방향-바이어스가 되고 그림 13.3(c)의 간략화된 모델인 단락 회로들로 대치될 수 있다. 결과적으로, 순방향-바이어스된 SCR 특성은 기본적으로 J23 다이오드의 역방향-바이어스 특성과 같다고 예측된다. VAK < 0 특성을 나타내는 J12 다이오드와 VAK > 0 특성을 나타내는 J23 다이오드는 두 접합의 거의 같은 도핑 내용 때문에 번갈아 가며 비슷한 특성을 가진다고 예측된다. 다른 말로, 다이오드 모델에서 알 수 있는 SCR 특성은 결론적으로 거의 VAK = 0 에 대해 대칭적이고 그림 13.4에서 그려진 것과 같은 형태임을 알 수 있다.

그림 13.3 다이오드 모델. (a)임의의 VAK; (b)VAK < 0; (c)VAK > 0.

그림 13.4 다이오드 모델에 의한 예상되는 SCR 특성.

통찰을 하고 역방향-바이어스와 순방향-바이어스 차단 특성의 올바른 일반적인 형태를 산출하였음에도 불구하고, 다이오드 모델은 순방향-바이어스 스위칭 특성을 예측하지 못한다. 더구나, 바이오드 모델에 따라서, VBF 는 거의 VBR, 교대로 거의 J12(또는 J23)의 항복 전압(breakdown voltage)과 같다. J12 붕괴 전압은 애벌랜치 항복 전압(avalanche breakdown voltage)과 낮게 도핑된 N2 영역을 전체적으로 공핍시키기에 충분한 펀치-스루 전압(punch-through voltage) 보다 작다는 것을 알 수 있다. 턴-아웃 됨에 따라, 다이오드 모델에 의해 예측되는 차단 전압은 상위 한계이다 ; 관찰되는 차단 전압은 항상 다소 좀더 작다.

그림 13.5 2-트랜지스터 모델. (a)다이어그램. (b)등가회로.

다이오드 모델의 중요한 결함은 세 개의 접합 사이의 상호작용을 고려하지 않은 것이다. N2와  P3 베이스 영역의 폭이 각각의 소수캐리어 확산 거리와 비슷하기 떄문에 상호작용은 존재하여야만 한다. 결함을 수정하기 위해, 접합들 사이의 상호작용은 2-트랜지스터 모델에서 고려되어야 한다. 그림 13.5에 나타난 2-트랜지스터 모델에서, SCR은 개념상으로 두 개의 상호 연결된 트랜지스터로 나뉘어 진다. P1-N2-P3 영역은 pnp 트랜지스터를 형성하고 N2-P3-N4 영역은 npn 트랜지스터를 형성한다. P1 영역은 pnp 트랜지스터의 이미터가 되고, N4 영역은 npn 트랜지스터의 이미터가 된다. 단락 전선은 두 개의 트랜지스터의 공통이 되는 영역을 연결한다. 앞으로 이 모델에서 BJT는 본질적으로 낮은 이득의 트랜지스터임을 주의하여라. 베이스 폭이 확산거리와 같기 때문에, 전송률(transport factor)와 그러므로 이득은 정상 동작 상태에서 1 보다 상당히 작을 것이다.

여기에서는 2-트랜지스터 모델을 사용하여 SCR이 어떻게 높은 임피던스 차단 모드에서 낮은 임피던스 도전 모드로 스위칭하는 가를 설명하기로 하자. 그림 13.6은 이 논의를 돕기 위해 주어진다. SCR이 IG = 0 이고 VAK > 0 인 차단 모드에 있다고 가정하자. VAK > 0 에서 두 트랜지스터 모두 활성 모드 바이어스가 되고 P1에서 N4 이미터로 소수 캐리어가 인접한 트랜지스터 베이스로 주입된다(그림 13.6에서 □). 주입된 캐리어의 일부분은 성공적으로 베이스 영역 □를 가로질러서 확산하고 다른 트랜지스터의 베이스 □으로 들어간다. 외부 단자로 들어갈 수 없는 과잉 다수 캐리어를 형성하므로, 다른 트랜지스터로부터 오는 캐리어들은 베이스-이미터 주입, 교대로 추가된 이미터-베이스 주입 □을 일으키는, 에서 증가하게 된다. 이러한 추가된 캐리어는 심지어 더 많은 주입을 이끄는 원래 주입된 캐리어와 같이 같은 진로를 따른다. 분명하게 이 과정은 그 자신으로 피드백(feedback)되거나 재생된다. 낮게 인가된 VAK에서 이 과정은 안정하고 J23 접합에 대해 캐리어 생성을 무시할 수 있다. 그러나, VAK가 증가함에 따라, 중요한 캐리어 생성은 역방향-바이어스를 감소시켜 결국 J23 접합을 순방향-바이어스가 되게 한다.(평형 값이 증가할 때 소수 캐리어가 공핍영역의 모서리에서 집중된다는 것을 기억하여라.) 2-트랜지스터 모델에서, 트랜지스터는 포화-바이어스 된다. SCR은 세 개의 접합이 순방향-바이어스될 때, 낮은-임피던스의 도전 모드가 된다.

그림 13.6 스위칭을 일으키는 재생 과정을 나타내는 2-트랜지스터 모델. □ 초기 캐리어 주입. □ 준중성 베이스를 가로지르는 확산. □ 주입된 캐리어가 다른 트랜지스터의 베이스로 들어간다. □ 다수 캐리어에 의해 추가된 주입이 베이스에서 과잉된다.

앞으로 나오는 질적인 논의는 SCR이 스위칭되는 내부 프로세스의 요점을 설명하였다. 그러나 이것은 임계 스위칭 전압(critical switching voltage)을 정하는데 오히려 좋지 않다. 실제적으로, 2-트랜지스터 모델을 적용하는 양적인 고려는 스위칭에 대한 정확한 요구를 확정할는데 필요하다. 다시 SCR이 IG = 0이고 VAK > 0인 차단-모드에 있다고 가정하자. 가정된 조건하에서 활성-모드가 되면, 이 모델에서 트랜지스터는 근사적으로 그림 13.7(a)와 (b)에서 보여진 대신호 등가 회로(large signal equivalent circuit)로 나타낼 수 있다. 이 회로는 그림 11.3의 Ebers-Moll 등가 회로에서 유추된다. 활성 모드 바이어스 되었을 때, Ebers-Moll 회로에서 αRIR 전류발생기는 무시할 수 있어서, IF ≅ IE 그리고 IR = -IR0이 된다. 그림 13.7(a)와 (b) 등가 회로가 그림 13.5의 배열에 따라서 연결되었다면, 그 결과는 그림 13.7(c)이다. 그림 13.7(c)에서 첨자 1은 pnp 트랜지스터를 나타내고 첨자 2는 npn 트랜지스터를 나타낸다. 그림 13.7(c)에서 E2 노드로 흘러 들어가는 전류와 나오는 전류를 같게 하면

식(13.1)

또는

식(13.2)

이다.

그림 13.7 간략화된 대-신호 등가 회로 (a) 활성-모드 바이어스된 pnp 트랜지스터, (b) 활성-모드 바이어스된 npn 트랜지스터, (c) IG = 0이고 VAK > 0인 차단-모드에서의 SCR.

식(13.2)에서

α1 + α2 ⇒ 1

일 때, 임계 스위칭 전압에 도달한다는 것을 추론할 수 있다. 앞에서 강조한 것과 같이, 이 모델에서 BJT는 본질적으로 낮은-이득 트랜지스터이다 ; 즉, SCR은 작은 VAK > 1 에서 α1 + α2 < 1 가 되도록 만들어졌다. 간략히 상세히 기술된 다양한 메커니즘으로 인하여, α1 + α2 는 VAK가 증가함에 따라서 점차 증가한다. 그러므로 결과적으로 α1 + α2 는 1에 접근하고 SCR은 도전-모드로 스위칭 된다.

VAK가 증가함에 따라 α1 + α2가 증가하는 메커니즘들은 BJT 논의에서 모두 설명된다. 이것들은 베이스-폭 조정, 이미터 효율의 증가, C-B 접합에서 캐리어 증가(multiplication)를 포함한다. 일반적으로, 다음과 같이 쓸 수 있다.

식(13.3)

여기서, 앞의 정의에 의하면, αT는 베이스 전송률(base transport factor)이고, γ는 이미터 효율(emitter efficiency), M은 캐리어 증가률(carrior multiplication factor)이다. VAK > 0 이고 SCR이 차단-모드에 있을 때, J23 접합은 역방향 바이어스가 된다. J23 접합에 대한 대부분의 공핍 영역은 낮게 도핑된 pnp 트랜지스터의 N2 베이스로 확장된다. 이러므로 VAK의 증가는 상당한 베이스-폭 조정과 대응하는 αT의 증가를 일으킨다. 11.2.8 절의 BJT “figure of merit”에 대한 논의는 재결합-발생 전류가 낮은 주입 레벨에서 BJT 이미터 효율을 감소시킨다는 것을 나타낸다. 주입 레벨을 증가시키면, SCR에서 VAK를 증가하는 것은 그러므로 또한 주입 효율을 증가시킨다는 것을 알 수 있다. 마지막으로, αT와 γ의 증가가 α1 + α2가 1이 되기에 불충분하면, 역방향-바이어스된 J23 접합에서 캐리어 증가는 마지막으로 SCR을 동작시킨다. 분명하게, 앞에서 논의된 것처럼, J23 접합의 붕괴 전압은 순방향-바이어스 차단 전압의 상위 한계를 나타낸다.

설명되어야 할 유일하게 남은 실험적인 관찰은 증가하는 IG > 0에 대한 순방향-바이어스 차단 전압의 감소이다. 감소에 대한 이유는 앞선 논의에 따라 분명한 것이다. 매우 간단하게, P3 영역으로 양의 게이트 전류가 흐르면 다수 캐리어는 N2-P3-N4 트랜지스터의 베이스에 더하여 진다. N4 이미터로부터의 주입은 그러므로 향상되고 재발생적인 기동(triggering) 과정은 낮은 VAK에서 불안정하게 된다. 전형적으로, 수 밀리암페어의 게이트 전류는 멀티-암페어(multi-ampere) 양극(anode) 전류를 턴-온시키는데 필요하다.

13.3 실제적인 턴-온/턴-오프 고려

13.3.1 회로 동작

SCR 동작의 완전한 모습을 제공하기 위해, 외부 또는 회로 관점에서 턴-온과 턴-오프를 조사하는 것이 유용하다. 디바이스 바이어스 구성과 그림 13.8에서 보여지는 중첩된 부하선에 대한 VAK > 0 특성을 생각해보자.

그림 13.8 (a)VAK > 0 SCR 특성과 중첩된 부하선. (b)가정된 디바이스 바이어스 구성.

SCR이 초기에 그림 (a)의 “오프(off)” 점에서 차단-모드로 바이어스 되었다고 가정한다. 이 디바이스 “온(on)”으로 스위칭 하는 한가지 방법은 인가된 VAA 전압을 증가시키는 것이다. 이것은 VAA 증가 방향으로 부하선의 병렬 전위(parallel displacement)를 발생시킨다. 부하선이 더 이상 차단-모드 특성을 가로지르지 않을 때, SCR은 턴-온 된다. 번갈아서, 보여지는 것과 같은 VAA에 대하여, IG는 IG ≠ 0 곡선의 고-임피던스 부분[예를 들어, 그림 13.8(a)의 IG2와 같이]이 더 이상 부하선을 가로지르지 않을 때까지 0에서부터 증가할 수 있다. 고-임피던스 교차점이 없다면, 디바이스 동작은 그림에 나타난 “온(on)”으로 스위칭 된다. 일단 SCR이 래치-온(latches on) 되면, 게이트 전류는 턴-오프될 수 있고 SCR은 도전-모드로 유지될 것이다.

그림 13.8(a)에서 보여지는 “온” 점에서 동작 되다면, SCR은 VAA가 감소되는 것에 의해 턴-오프될 수 있다. 일단 IAK가 IH 밑으로 감소된다면, 저-임피던스 도전-모드는 더 이상 유지될 수 없고 디바이스는 차단-모드로 복귀한다. 이론적으로, IG 또는 추출되는 게이트 전류는 SCR을 턴-오프하는데 사용될 수 있다. 그러나, 게이트된 P3 영역으로부터 전하 제거율은 이 영역으로 전하 유입율(charge entry rate)보다 더 빠름에 틀림없다. 이것은 상대적으로 높은 게이트 전류를 조정할 수 있는 특별한 디바이스의 설계를 필요로 한다. 예를 들어, IG ≈ -10A 는 전형적으로 IAK = 100A 를 턴-오프 하는데 요구될 것이다. IG가 턴-오프 하도록 특별히 고안된 디바이스는 GTO(gate turn-off) SCR라 불린다.

13.3.2 추가적인 트리거링 메커니즘(Additional Triggering Mechanisms)

지금까지는 다수 캐리어를 SCR의 베이스 영역으로의 전기적인 주입에 의해 구동되는 트리거링에 대해 알아보았다. 요구되는 캐리어 주입은 또한 디바이스에  hν > EG 의 충분히 강한 펄스를 비추는 것에 의해 이루어질 수 있다. 물론 빛이 베이스 영역, 일반적으로 이 디바이스의 P3 영역, 을 투과하도록 되어야 한다. 포토-트리거링(photo-triggering)의 가장 큰 장점은 디바이스 입력 회로의 완벽한 전기적인 절연을 가능하게 함에 있다. 포토-입력(photo-input)을 받을 수 있도록 특별히 설계된 SCR을 빛-구동(light-activated) SCR(LASCR) 또는 빛-구동 스위치(light-activated switch ; LAS)라 부른다.

SCR은 또한 디바이스 동작 온도를 증가시키는 것에 의해 턴-온 될 수 있다. 그러므로 동작 온도를 올리는 것은 IG > 0 를 가하는 것과 같은 효과를 가진다. 온도 의존성은 매우 강해서, SCR 최대 동작 온도의 한계는 대략 125 - 150℃ 이다.

극단적으로 높은 이득, [IAK(on)/IG(turn-on) ～ 104 - 106] 때문에, SCR은 게이트 회로의 노이즈 펄스 때문에 의도하지 않은 스위칭에 쉽게 영향을 받는다. 이것은 다음절에서 언급되는 단락된-음극(shorted-cathode) 구성을 사용함으로써 치유된다. 하지만 대신에 트리거링 감도가 감소된다. 예상치 못한 디바이스 온도의 증가는 의도하지 않은 스위칭을 유발할 수 있다. 고-전력 디바이스를 금속 징으로 패키지(package)하면 열 손실을 최적화하고 온도 변동을 최소화 할 수 있다.

13.3.3 단락된-음극 구성(Shorted-Cathode Configuration)

13.1 절에서 언급된 것처럼 α1 + α2으로 구성된다면, VBF 그리고 일반적인 순방향-바이어스 특성은 극단적으로 도핑과 베이스 영역의 폭에 민감하게 된다. 이러한 파라미터들의 작은 변화로 인해 디바이스 특성의 중요한 변화를 유발하게 된다. 역사적으로, PNPN 다이오드를 제작하여 판매하고자 하는 첫 번째 상업적인 시도는 턴-온 전압이 받아들일 수 있는 한계 안에서 제어될 수 없기 때문에 재정적으로 실패하였다. 그림 13.9의 현재-표준인 단락된-음극 구성은 재생할 수 있는 스위칭 특성을 얻기 위해 연속적으로 소개되었다.

그림 13.9 단락된-음극 구성의 SCR

단락된-음극 구성의 중요한 구조는 P3 영역에 대해 음극의 금속으로 덮인 부분의 확장이다. 이 확장은 게이트에서 먼 지점에서 P3 영역에 저항 접촉(ohmic contact)을 더하여 준다. 낮은 IAK 전류에서, P3/N4 단락은 본질적으로 N4 영역으로 부터의 주입을 제거하고, N2-P3-N4 트랜지스터의 이득은 효과적으로 0이 된다. 그러나, 높은 전류에서 N4 영역 아래의 측면 전류의 흐름은 그림 13.9에서 A 점에서 B 점으로 증가하는 순방향-바이어스 P3에서 N4의 전압 강하를 유발한다. B 점에서 전압이 임계값, ∼0.7V 정도, 에 도달할 때, 중요한 N4 에서 P3 으로의 주입이 B 점 근처에서 일어난다. 빠르게 연속적으로, IAK 전류가 증가하고, N4 의 주입 영역은 B 점에서 A 점으로 넓어지게 된다. 그리고 N2-P3-N4 트랜지스터의 이득은 급격하게 증가한다. 곧 그후에, 주입은 N4 영역의 표면에 대해 일정하게 되고, α1 + α2 → 1, 그리고 SCR은 도전 모드로 스위칭 된다. 단락된 음극 배열은 음극 아래의 P3 영역의 저항을 간단히 제어함으로써 재생할 수 있는 스위칭 특성을 얻는 것을 가능하게 해준다.

13.3.4 di/dt 와 dv/dt 효과

크고, 짧은 주기의 IG 펄스는 SCR을 턴-온 하기 위해 요구되는 시간을 최소화하기 위해 때때로 사용된다. 그러나, 게이트 전류가 단락된-음극 SCR에서 너무 빠르게 증가한다면, P3-N4 접합 사이의 주입 전류는 주입이 음극 표면에 걸쳐서 일정하게 되기 전에 게이트 근처에서 지나친 수준으로 증가할 지도 모른다. 접합의 게이트 모서리 근처에서의 전류의 집중은 교대로 열적인 디바이스 오류를 일으킬 수 있는, 지역적으로 국한된 열을 발생시킨다. 언급된 오류 메커니즘은 di/dt 소진(durnout)으로 알려져 있다. 분명하게, 턴-온 펄스의 di/dt를 제한하는데 주의를 하여야 한다.

펄스로 된 양극-음극 전압의 응용은 또한 중요한 과도 효과를 일으킨다. 특별히, SCR이 너무 일찍 도전된다. ; 순방향-바이어스 차단 전압은 양극 전압이 빠른 비율로 인가된다면 훨씬 작다. 사실상, 인가된 전압 펄스의 상승 시간의 감소는 SCR을 턴-온 시키는데 요구되는 전압에서의 조직적인 감소를 일으킨다. 너무 이른 도전은 높은 주파수의 교류에서 발생하거나 또는 디바이스가 고-전압 노이즈 스파크(spike)에 노출되었다면 발생한다. 이러한 현상을 dv/dt 효과라고 한다.

dv/dt 효과는 직접적으로 J23 접합 커패시턴스의 충전과 관련되어 있다. J23 접합에 대한 공핍 폭은 양극-음극 전압이 양으로 증가함에 따라 넓어지게 된다. 관련된 다수 캐리어 전류는 P1과 N4로 부터의 추가적인 주입을 유도하고 그럼으로써 트랜지스터 성분의 이득을 향상시킨다. 증가된 이득은 너무 이른 도전을 설명해 준다. dv/dt가 클수록, 이득이 더욱 향상되고, 차단 전압의 감소가 커진다.

13.3.5 트리거링 시간(Triggering Time)

차단 모드에서 도전 모드로 스위칭 하는 PNPN 디바이스에 대해, 첫 번째로 양극과 음극으로부터 주입된 캐리어가 인접한 베이스 통해 지나가는 것이 필요하다. 소수 캐리어가 준중성 베이스를 가로질러 확산하는 데 걸리는 평균 시간은 12 장에서 W2/2D로 알려져 있다. 만약 W2와 W3가 각각 N2와 P3 베이스 영역의 준중성 폭이라면, 상응하는 이 영역을 가로지르는 주행 시간은 t1 = W22/2DP 와 t2 = W32/2DN 이다. 1-차 근사화에 의해, 트리거링 시간은 두 주행 시간의 기하평균으로 나타낸다. :

식(13.4)

tON 결과로부터 유도되는 중요한 점은 베이스 폭이 빠른 스위칭에 대해 작아야 한다는 것이다. 그러나, 베이스 폭이 작을수록, 트랜지스터 성분의 이득이 커지고, 펀치-쓰루 전압이 작아진다. 더 작은 베이스 폭을 하면 그러므로 더 낮은 차단 전압이 예상되고, 디바이스의 전력-제어 능력을 감소시킨다. 분명하게, 고-전력 제어 능력과 빠른 스위칭은 서로 상호 교환 관계(trade-off)이다.

13.3.6 스위칭 장점/단점(Switching Advantage/Disadvantage)

SCR과 BJT는 전자 스위치와 같은 기능을 할 수 있다. SCR과 고-전력용의 BJT는 전력-제어 응용에서 사용된다. 앞의 논의와 다음에 나오는 Navon[16]의 많은 부분에서 유도된, SCR의 장점과 단점을 비교한 것을 아래에 요약하였다.

장점

(1) SCR은 매우 큰 애노드-캐소드 전류들을 턴-온 시키는데 매우 작은 게이트 전류가 요구된다.

(2) SCR은 교류 신호의 모든 극성을 차단할 수 있다.

(3) SCR은 도전 모드에서 낮은 전압 강하와 결합된 매우 높은 전압 차단 능력을 가지고 있다.

(4) BJT와 달리, SCR은 정상 상태 조건에서 도전 모드에서 동작할 때 전류가 과밀(crowding)되지 않는다.

단점

(1) 베이스 전류를 제거하면 BJT가 턴-오프하는 반면에, SCR은 IG = 0 으로 세팅함으로써 턴-오프 될 수 없다.

(2) SCR은 높은 주파수에서 동작할 수 없다.

(3) SCR은 노이즈 전압 스파크(noise voltage spike)에 의해 턴-온 되기 쉽다.

(4) SCR은 제한된 동작 온도의 범위를 가지고 있다.

13.4 다른 PNPN 디바이스

이미 언급된 것과 더불어서 상업적으로 판매되는 수많은 다른 PNPN 디바이스들이 있다. 간략하게 공통 구조를 가진 네 가지를 알아보자.

2-게이트 SCR(dual-gate SCR) 또는 실리콘 제어 스위치(SCS ; silicon controlled switch)의 도면이 그림 13.10에 나타나 있다. SCS는 어느 하나의 게이트에 의해 트리거링 될 수 있고 회로 디자이너에게 더 큰 융통성을 제공한다. 양극과 음극의 인가된 전압에 대한 대칭적인 반응을 나타내는 디바이스들은 “양방향성(bilateral)"이라 불린다. 양방향 다이오드(bilateral diode) 또는 DIAC에 의해 나타나는 이상적인 단면도와 특성은 그림 13.11에 나타나 있다.

그림 13.10 2-게이트 SCR 또는 실리콘-제어 스위치(SCS)의 도면표현.

그림 13.12는 양방향 SCR 또는 TRIAC의 단면과 특성을 나타내었다. 단면도에서 분명히 알 수 있듯이, DIAC은 병렬로 연결된 두 개의 반대방향의 PNPN 다이오드들의 결합된 것과 같다. 유사하게, TRIAC는 병렬로 연결된 두 개의 반대방향의 SCR과 같은 기능을 한다. 양방향 디바이스들은 특별히 교류 전력-제어 응용에서의 사용에 알맞다.

그림 13.11 DIAC(Diode AC). (a) 이상적인 단면도. (b) 디바이스 특성의 일반적인 형태.

그림 13.12 TRIAC(Triode AC). (a) 이상적인 단면도. (b) 디바이스 특성의 일반적인 형태.

그림 13.13 PUT(programmable unidirection transistor). (a) 구조 ; (b) UJT 특성 측정을 위한 회로 연결 ; (c) PUT의 I-V 특성.

마지막으로, 소위 프로그램 할 수 있는 단일접합 트랜지스터(PUT ; programmable unijunction transistor)라 불리는 것이 있다. 이름과 반대로, PUT는 단일접합 트랜지스터가 아니다. 단일접합 트랜지스터(UJT)는 막대-같은 저항 영역의 끝에 두 개의 저항 접촉을 가진 3-단자 디비아스이다. 세 번째 단자는 막대를 따라 형성된 pn 접합의 한 쪽에 연결되어 있다. UJT는 전체적으로 SCR과 유사한 스위칭 특성을 나타낸다. 그림 13.13(a)에서와 같이, 프로그램 할 수 있는 단일접합 트랜지스터는 실제적으로 애노드-게이트 PNPN 디바이스이다. 일반적인 SCR과 달리, PUT의 게이트 접촉은 P3 베이스 대신에 N2 베이스에 되어 있다. 그림 13.13(b)에서와 같이 연결되었을 때, PUT는 그림 13.13(c)와 같은 특성을 나타내면서, UJT와 같은 기능을 한다. 이 특성은 간단히 외부 R1과 R2 저항을 바꿈으로써, 조정될 수 있다. 이것에 의해 이 구조에 “프로그램이 가능하게 되는 성질(programmability)"을 갖게 할 수 있게 된다.

14 MS 접촉과 쇼트키 다이오드(MS Contacts and Schottky Diodes)

금속-반도체(metal-semiconductor) 접촉은 모든 고체-상태 디바이스들에서 한 종류 또는 다른 종류의 매우 중요한 역할을 한다. 정류되지 않거나 저항 접촉의 형태에서, 반도체와 외부세계 사이의 중요한 연결을 담당한다. 쇼트키 다이오드 또는 MS 다이오드라 불리는, 정류한 MS 접촉은 수많은 다이오드 구조에서 발견되고 그 자체로도 중요한 디바이스이다. 물리적으로 그리고 기능적으로, MS 다이오드와 비대칭적인(p+-n 또는 n+-p) 단계 접합 다이오드(step junction diode) 사이에는 밀접한 유사성이 있다. 사실, pn 다이오드 분석의 대부분은 단지 조금만 변형하면 곧바로 MS 다이오드에 적용될 수 있다.

이상적인 접촉에 대한 평형 에너지 대역 다이어그램을 만들어서 MS 다이오드 분석을 시작한다. 이 다이어그램에 의해서, 정류 접촉과 저항 접촉을 쉽게 구별할 수 있다. 다음절에서는 쇼트키 다이오드의 정전기학, I-V 특성, 교류 응답, 그리고 과도 응답을 다룬다. 이 장에서는 MS 접촉에 대한 선별된 실제적인 정보에 대한 표현을 다룬다.

14.1 이상적인 MS 접촉

이상적인 MS 접촉은 다음의 성질을 갖는다. : (1) 금속과 반도체는 성분들 사이의 어떤 한 종류의 기층 없이(산화물에서와 같이), 원자 범위에서 친밀한 접촉을 한다고 가정된다. (2) 금속과 반도체 사이의 어떠한 상호확산과 상호혼합(intermixing)이 없다. (3) MS 경계면에 어떠한 흡수된 불순물 또는 표면전하도 없다.

그림 14.1 금속(왼쪽)과 n-형 반도체(오른쪽)에 대한 에너지 대역 다이어그램을 포함한 표면.

처음에 해야할 일은 평형 조건에서 이상적인 MS 접촉에 대한 적당한 에너지 대역 다이어그램을 만드는 것이다. 전기적으로 절연된 금속과 반도체 성분들 각각에 대한 표면에 포함된 에너지 영역 다이어그램은, 그림 14.1에 나타나 있다. 평탄 대역(전계가 0인) 조건들은 반도체를 통해서 존재한다고 가정한다. 두 개의 다이어그램에서, 에너지 영역이 급격하게 종료된 수직선은 표면을 나타낸다. 다이어그램의 음영으로 된 영역은 허용되는 거의 완전히 전자로 채워진 상태를 나타낸다.

여러 개의 중요한 에너지와 에너지 차이는 그림 14.1을 통해 쉽게 알 수 있다. 수직선 위쪽의 돌출부(edge)는 전자가 재료에서 완전히 자유롭게 되기 위해 가져야하는 최소 에너지를 나타내고 이것을 진공 준위(vacuum level),E0 라 불린다. 진공 수준과 페르미 에너지 차에 해당하는 에너지는 그 물질의 일함수(Φ)라 한다. 금속의 일함수, ΦM, 는 특정한 물질의 변하지 않는 기본적인 성질이다. ΦM 값은 마그네슘의 경우에 3.66eV에서 니켈의 경우 5.15eV 까지의 범위를 가지고 있다. 반도체 일함수, ΦS, 는 두 개의 다른 부분으로 구성되어 있다. ; 즉,

식(14.1)

전자 친화력(electron affinity), χ ≡ (E0 - Ec)⃒surface, 는 특정한 반도체의 변하지 않는 기본적인 성질이다. Ge, Si, 그리고 GaAs에 대해서 각각은 χ = 4.0 eV, 4.03 eV, 그리고 4.07 eV 이다. 반대로, (Ec - EF)FB, 평탄 대역 또는 전계가 0인 조건에서 Ec와 EF의 에너지 차는, 반도체 도핑의 계산할 수 있는 함수이다.

그림 14.2 금속과 n-형 반도체 사이의 이상적인 MS 접촉에 대한 에너지 대역 다이어그램 : ΦM > ΦS 시스템 (a)접촉이 형성된 순간에서와 (b)평형 조건에서 : ΦM > ΦS 시스템 (c)접촉이 형성된 순간에서와 (d)평형 조건에서.

여기서 그림 14.1의 ΦM > ΦS 금속과 n-형 반도체가 서로 이상적인 MS 접촉을 형성한다고 가정하자. 접촉 과정 동안 성분들 사이의 무시할 수 있는 전자 전달이 있도록 접촉 형성이 거의 순간적으로 이루어 진다고 가정하자. 이 경우에는, 그러면 접촉에 대한 에너지 대역 다이어그램이 형성된 순간이 그림 14.2(a)에 그려질 것이다. 이 그림에서 격리된 에너지 대역 다이어그램은 공통 E0 기준 준위(reference leve)에 수직으로 배열되어 있고 간단히 경계면에서 접촉되어 있다. ΦM 과χ가 물질 상수이고 접촉 과정에 의해 영향받지 않는다는 것은 강조되어야 한다.

EFS ≠ EFM 이므로, 그림 14.2(a)에서 특성이 나타난 MS 접촉은 분명히 평형상태에 있지 않다. 평형 조건 아래에서 한 물질 또는 친밀한 접촉을 하는 물질들에서 페르미 준위는 위치(소단락 3.2.4를 보라)에 대해 불변한다. 결과적으로, 개념적인 접촉 형성 후의 짧은 시간에, 전자는 그림 14.2(a)에서 그려진 것과 같이 주어진 상황에서 반도체로부터 그 물질로 전송을 시작할 것이다. 반도체로부터 전자의 순손실(net loss)은 평면 공핍 영역과 반도체로부터 그 물질로의 전자 전송에 대한 성장하는 장벽을 만든다. 이것은 경계면(interface)을 가로지르는 전송율이 양방향에 대해 같고 EF 가 구조에 대해서 같을 때까지 계속될 것이다. 최종 결론, 이상적인 ΦM > ΦS 금속과 n-형 반도체 접촉에 대한 평형 에너지 대역 다이어그램, 은 그림 14.2(b)에서 보여진다. 이 그림을 그릴 때, E0 기준 준위와 Ec 위의 수직 표면 선 부분 같은 외부선들은 제거되었다. 또한

식(14.2)

임을 주의하여라. 여기서 ΦB 는 금속에서 E = EF 인 전자가 만나는 표면 전위-에너지 장벽(surface potential-energy barrier)이다. 마지막으로 전체 논의가 ΦM < ΦS 인 금속과 n-형 반도체에 대해 반복된다면, 그림 14.2(d)에 그려진 평형 에너지 대역 다이어그램을 얻을 수 있다.

그림 14.3 직류 바이어스가 가해진 ΦM > ΦS 인 MS 접촉의 응답. (a) 전류와 전압 극성의 정의. (b) VA > 0 일 때 에너지 대역 다이어그램과 캐리어 활동. (c) VA < 0 일 때 에너지 대역 다이어그램과 캐리어 활동. (d) 유도된 일반적 형태의 I-V 특성.

다음으로 그림 14.2의 두 개의 MS 구조를 바이어스한 효과를 질적으로 조사하여 보자. 그림 14.3(a)에서 명시된 것처럼, 반도체는 접지 되고 금속에 VA 를 가한다. 전류 I 는 전류가 금속에서 반도체로 흐를 때 양의 방향으로 정의된다.

먼저 ΦM > ΦS 인 MS 접촉을 고려해보자. 그림 14.3(b)처럼 EFS 아래에 있는 EFM 보다 작은 VA 를 가하면, 반도체에서 전자에 의해 보여지는 장벽이 줄어들게 된다. 그리고 그러므로 반도체에서 금속으로 전자의 순흐름을 허용한다. VA 의 증가는, 반도체에서 지수함수적으로 증가하는 전자의 수가 표면 장벽을 극복할 수 있기 때문에, 빠르게 증가하는 순방향 바이어스 전류를 일으킨다. 반면에, VA < 0 의 인가는 그림 14.3(c)에 나타난 EFS 위의 EFM 을 증가시킨다. 이것은 반도체로부터 금속으로의 전자의 흐름을 거의 막는다. 금속에서 어떤 전자들은 ΦB 장벽을 넘을 수 있을 것이다. 그러나, 관련된 역방향-바이어스 전류는 상대적으로 작아야한다. 무엇보다도, ΦB 가 이상적으로 모든 역방향 바이어스에 대해 같기 때문에, 역방향 전류는 역방향 바이어스가 수 kT/q 전압을 넘은 후에 일정한 값을 갖게 된다. 분명하게, pn 접합 다이오드에서 보여지는 것과 비슷한 정류 특성을 알아보았다. ΦM > ΦS 인 이상적인 n-형 반도체 금속 접합을 MS 다이오드라 한다.

인가된 바이어스에 대한 응답은 ΦM < ΦS 인 MS 접합에 대해 상당히 다르다. 반도체에서 금속으로 흐르는 전자 흐름에 대한 그림 14.2(d) 구조에 어떠한 장벽도 없다. 그러므로, 심지어 작은 VA > 0 도 큰 순방향 바이어스 전류를 일으킨다. 역방향 바이어스에서는 금속에서 반도체로의 전자 흐름에 대한 작은 장벽이 있으나, 역방향 바이어스가 수 십 볼트를 넘으면 이 장벽은 본질적으로 사라진다. 큰 역방향 전류는 상대적으로 작은 역방향에서 예상되고 역방향 전류는 분명하게 포화되지 않는다. 여기서 이러한 행동은 분명히 비정류 또는 저항 접촉과 같다.

전체적인 결론은 금속과 n-형 반도체로부터 형성된 이상적인 MS 접촉은 ΦM > ΦS 이면 정류 접촉이고 ΦM < ΦS 이면 저항 접촉과 같다는 것이다. 금속과 p-형 반도체로부터 형성된 이상적인 MS 접촉에 앞서의 결론을 연장해 생각하면, ΦM < ΦS 이면 정류 접촉이고 ΦM > ΦS 이면 저항 접촉이라는 결론을 이끌어 낸다. 이러한 결론은 표 14.1에 요약되어 있다. 이 절에서 모든 결과와 결론은 MS 접촉이 이상적이라는 것을 조건으로 한다는 것은 다시 강조되어야 한다. 때때로 실제 MS 접촉의 이상적이지 못한 성질로 인해 요구되는 변형은 14.3 절에서 논의된다.

표 14.1 이상적인 MS 접촉의 전기적인 성질.

예제 14.1

문제 : (a) ΦM < ΦS 인 이상적인 p-형 반도체와 금속 접촉에 적당한 평형 에너지 대역 다이어그램 을 만들어라.

(b) ΦM > ΦS 일 때 (a)부분을 반복하여라.

(c) 금속과 p-형 반도체로부터 형성된 이상적인 MS 접촉이 ΦM < ΦS 이면 정류 접촉이고 ΦM > ΦS 이면 저항 접촉이라는 것을 증명하여라.

(d) 정류 p-형 접촉의 장벽 높이 ΦB ≡ EFM - Ev∣interface 에 대한 식을 나타내어라.

풀이 : (a)/(b)이 교재에서 평형 에너지 대역 다이어그램을 그리는 “방법”은 다음과 같이 요약될 수 있다. : (i) 각각 성분들에 대한 표면이 포함된 에너지 대역 다이어그램을 그려라. (ii) 공통 E0 reference level 에 다이어그램을 수직으로 배열하고, 상호 경계면 에서 다이어그램을 연결하여라. (iii) 반도체 대역의 경계면의 위치를 변화시키지 말고, EF 가 어디서나 일정해질 때까지 field-free 반도체 벌크(bulk)를 아래 또는 위로 움직여라. (ⅳ) 반도체 벌크에서 대역의 field-free 위치를 가진 경계면에서 Ec, Ei, 그리고 Ev를 적당히 연결하여라. (ⅴ) 외부의 선을 제거하여라.

아래에 보여진 평형 에너지 대역을 얻을 수 있는 인용된 방법을 따라하여라.

그림 (a) ΦM < ΦS  (b) ΦM > ΦS

(c)바이어스 아래에서 정공 흐름은 주어진 MS 접촉이 정류 또는 저항접촉인지 결정할 수 있도록 조사되어야 한다. 페르미 준위 아래의 에너지에 대해 지수적으로 감소하는, 금속에서 빈 전자 상태는 이 논의를 위해 정공으로서 생각될 수 있다. ΦM < ΦS 접촉에 대해서, 평형 조건 아래서 양방향으로의 정공 흐름에 대한 장벽이 분명히 존재한다. EFS 에 대해 상대적으로 EFM 을 위로 올리는 것은 반도체에서 금속으로의 정공 흐름에 대한 장벽을 감소시킨다. 결과적인 S → M 정공 전류는 EFM 과 EFS 사이의 증가된 차이가 지수함수 적으로 증가하는 것이 예상된다. 역방향 바이어스는 단지 금속에서 반도체로의 포화 정공 흐름을 제외하고, 반도체에서 금속으로의 정공 흐름을 차단한다. ΦM < ΦS 접촉은 분명히 정류접촉이다. ΦM > ΦS 접촉에 대해, 반도체에서 금속으로의 정공 흐름에 대한 장벽이 없다. 게다가, 금속에서 반도체로의 정공 흐름에 대한 작은 장벽은 EFM 이 EFS 에 대해 상대적으로 단지 조금 이동한다면 사라진다. ΦM > ΦS 접촉은 결론적으로 저항 접촉이고, 그러므로 요구된 증명된다.

(d)

식

이므로

식

또는

식

이 된다.

14.2 쇼트키 다이오드(SCHOTTKY DIODE)

정류 MS 접촉의 기본 성질을 가지고, 여기서는 쇼트키 MS 다이오드의 양적인 분석을 하게 된다. 일반적인 순서에 따라서, 분석은 디바이스 정전기학(electrostatics)의 조사에 앞서서 행하여지는 직류, 교류, 그리고 과도 특성의 조사를 포함한다. pn 접합 다이오드의 이론을 그대로 연장해 적용하면 비교적 함축된 표현을 얻게 된다. 이 논의에 대해서 n-형과 일정하게 도핑된 반도체를 택한다. 가정된 전류와 인가된 전압 극성은 그림 14.3(a)에 명시되었다.

14.2.1 정전기학(Electrostatics)

내부 전압(Built-in Voltage)

pn 접합 다이오드에서와 같이, 평형 조건에서 MS 다이오드에 전압 강하와 built-in 전압이 존재한다. 그림 14.4(a)에서, built-in 전압(Vbi)은 다음과 같이 쉽게 유도된다.

식(14.3)

여기서 앞에서와 같이 이상적인 MS(n-형) 접촉에 대해 ΦB = ΦM - χ 이다.

그림 14.4 평형 조건에서 MS (n-형) 다이오드에서 정전기학 변수들. (a) 평형 에너지 대역 다이어그램. (b)-(d) 위치의 함수로 나타낸 전하 밀도, 전기장, 그리고 정전기 전위.

ρ, E, 그리고 V

그림 14.4(a)를 더 살펴보면 MS 경계면(interface)에 인접한 반도체에서 전자의 공핍영역이 존재한다는 것을 알 수 있다. pn 접합 다이오드와 완전히 유사하게, 공핍영역은 공핍 영역에서 도우너로 부터 발생하는 양전하에 대해, n-형 반도체로 거리 xn 을 확장시키는 것처럼 보여질 수 있다. 그러나 pn 접합 다이오드와 달리, 양의 n-side 도우너 전하와 균형을 이룰 수 있는 음의 p-side 억셉터 전하가 존재하지 않는다. 오히려, 본질적으로 음전하(추가 전자)의 δ-함수는 경계면에 인접한 금속에 순간적으로 싸이게 된다. 구조 내부의 전하 밀도는 그러므로 그림 14.4(b)에 그려진 것처럼 대략적으로 나타낼 수 있다. 공핍 근사화를 포함하여 정식으로, 다음과 같이 쓸 수 있다.

식(14.4a)

식(14.4b)

공핍 영역이 전체적으로 반도체 내부에 포함되어 있으므로, xn 은 공핍 폭 W 와 같을 수 있다는 것을 주의하여라.

주어진 경계면 에서 금속 부분의 전하의 δ-함수 성질에 따라서, 자동적으로 금속 내부에 E = 0 그리고 V = 상수 이다. 결과적으로, 금속에 더 이상의 고려가 필요하지 않다.

MS 접촉에서 반도체 부분에 대해서, 전기장과 전하 밀도는 Poisson 방정식(식 5.2)으로 관련되어 있다 ; 다시 말하면,

식(14.5)

변수를 분리하고 E = 0이고 x = W 인 공핍 영역에서 임의의 점 x 에 대해 식(14.5)를 적분하면, 다음을 얻는다.

식(14.6)

또는

식(14.7)

그림 14.4(c)에 그려진 것처럼, 식(14.7) 결과는 xn 이 W와 같다면 p+-n 계단 접합의 n-부분에 대한 E-field에 대한 식(5.21)의 해와 같다.

반도체에서 정전기 전위에 대한 해를 찾기 위해, 다음에 유의한다.

식(14.8)

다시 변수를 분리하고 공핍 영역에서 임의의 점 x 에서 전위가 임의적으로 0 이 되는 x = W 까지 적분하며, 다음을 얻는다.

식(14.9)

또는

식(14.10)

먼저 살펴보면 V(x) 의 해는 pn 접합 다이오드 분석에서와 다르게 나타날 것이다. 실제적으로, 해는 전체적으로 같다. pn 접합을 다룰 때, 전위는 멀리 떨어진 접합의 p-부분에서 0 으로 설정된다 ; 정확히 같은 형태의 MS 다이오드의 해가 금속이 V = 0 기준(reference) 이면 결과로 나타난다. MS 다이오드에서처럼 단일 반도체 영역에 집중된 분석에 대해, 반도체 벌크의 표면-옆모서리(side edge)는 많이 사용하는 기준(reference) 점이다.

평형 조건에서 공핍영역 사이의 전압 강하는 Vbi, x = 0 에서 V = -Vbi이고, x 에 대한 V(x)는 그림 14.4(d)에 그려져 있다. 만약 VA ≠ 0 이면, Vbi → Vbi - VA 이고 x = 0 에서 V = -(Vbi - VA) 이다. 간단한 Vbi → Vbi - VA 의 치환은 물론 다이오드의 back 접촉이 저항 접촉이고 반도체 벌크 사이의 IR 전위 강하는 무시할 수 있다는 것을 가정한다.

공핍 폭(Depletion Width)

V(0) = -(Vbi - VA) 이므로, 식(14.10) 을 전개하면 다음과 같다.

식(14.11)

그러므로, p+-n 계단 접합에서의 상황과 동일하다.

식(14.12)

예제 14.2

문제 : 구리를 이상적인 쇼트키 다이오드를 형성하기 위해 주의 깊게 준비된 n-형 실리콘 기판에 두었다. ΦM ≠ 4.65 eV, χ = 4.03 eV, ND = 1016 /cm3, 그리고 T = 300 K 일 때, 다음을 결정하여라.

(a) ΦB ,

(b) Vbi ,

(c) VA = 0 일 때 │E│max

풀이 : (a) ΦB = ΦM - χ = 0.62 eV

(b) 식

(c) 식

(d) 식

14.2 I-V 특성

MS 다이오드 정전기학과 일반적인 형태의 MS 다이오드 I-V 특성이 pn 접합 다이오드와 비슷한 반면, 직류 전류 흐름의 세부적 부분은 결정적으로 다르다. p+-n 다이오드에서, 그림 14.5(a)에서 보여진 것과 같이, 전류의 주요성분은 전형적으로 작은 순방향 바이어스 아래서 공핍 영역에서의 재결합과 큰 순방향 바이어스 아래서 다이오드의 p+ 에서 n-부분으로의 정공의 주입으로부터 발생한다. 낮게 도핑된 n에서 p+-부분으로의 전자의 주입은 항상 무시할 수 있다. MS (n-형) 다이오드에서, 그림 14.5(b)에 나타난 것처럼, 재결합과 정공-주입 전류는 여전히 존재한다. 그러나, 반도체에서 전자에 의해 보여지는 상대적으로 낮은 전위 장벽 때문에, 반도체에서 금속으로의 전자의 주입은 일상적으로 관찰된 전류를 결정한다. 또 다른 방법을 말하자면, 전자의 주입은 재결합과 확산(정공-주입) 전류가 중요해지기 전에 매우 큰 순방향 바이어스 전류를 일으킨다. 역방향-바이어스에서의 상황은 비슷하다. 그림 14.3(c)에서 전에 그려진 것같이 금속에서 반도체로의 전자 흐름은 전체적으로 관찰된 전류를 결정한다. 역방향-바이어스 정공 확산 전류와 공핍 영역에서 캐리어 발생과 관련된 R-G 전류는 전형적으로 무시할 수 있다. 반도체에서 소수 캐리어가 보통 I-V 특성과 다른 특성을 결정하는데 중요한 역할을 한다는 것을 돌이켜보면, MS 다이오드는 종종 “다수 캐리어 디바이스”라 불려진다.

그림 14.5 순방향-바이어스에서 무시할 수 있는 전류 성분과 중요한 전류 성분 (a) p+-n 접합 다이오드와 (b) MS 다이오드.

다수 캐리어 전자 또는 MS 다이오드에서 전위 장벽에 대해 정공의 주입으로 나타나는 전류는 “열전자 방출 전류(thermionic emission current)"라 불린다. 열전자 방출 전류에 대한 양적인 표현을 나타내기 위해, n-형 디바이스를 선택하고 처음에는 그림 14.5(b)에서 보여진 것처럼 반도체에서 금속으로의 전자 주입에 대해 중점적으로 알아보자.

전자가 반도체 벌크에서 공핍 영역으로 들어가는 것을 고려해보자. 전자는 다음과 같은 경계면 쪽으로 vx 속도를 가지고 있다면 표면 장벽을 넘고 금속을 가로지를 수 있다.

식(14.13)

또는

식(14.14)

장벽을 넘기에 충분한 반대 방향으로의 vx 에 대해 반도체 벌크에 n(vx) electron/cm3 이 존재한다고 가정한다. 소단락 3.1.2 에서의 표류 전류와 병행하여, 이러한 전자에 대한 전류는 다음과 같을 것이다.

식(14.15)

장벽을 넘을 수 있기에 충분한 vx 속도를 가진 도전 대역에서의 모든 전자를 모두 더하면 다음과 같다.

식(14.16)

축퇴되지 않은 반도체(nondegenerate semiconductor)에 대해서는 다음과 같다.

식(14.17)

식(14.17)을 식(14.16)에 대입하고, 적분하여 그 결과를 간단히 하면, 다음과 같다.

식(14.18)

여기서

식(14.19)

그리고

식(14.20)

상수 A 는 금속에서의 전자 방출에 대한 연관된 분석에서 도입되었고 그후에 Richardson 상수로 알려졌다.

금속에서 반도체로의 반대 방향에서의 경계면을 가로지르는 전자는 항상 같은 전위 장벽, ΦB, 이다. 결과적으로,

식(14.21)

더욱이, 평형 조건 아래서 장벽을 가로지르는 M•→S 그리고 S•→M 전류는 정확하게 균형을 이루어야 하거나, 또는

식(14.22)

임의의 VA 에서 전체 전류는 물론 다음과 같이 주어진다.

식(14.23)

식(14.18)과 식(14.22)를 결합하여, 다음과 같은 결론을 내릴 수 있다.

식(14.24)

식(14.25)

식(14.24)/(14.25) 결과는 분명히 MS 다이오드에 대한 이상적인 다이오드 방정식이다. 순방향 바이어스가 수 kT/q 보다 크면, 식(14.24)에서의 지수함수 부분이 증가하여서 I → Isexp(qV/kT) 가 된다. 역방향 바이어스가 수 kT/q 보다 크면, 지수함수 부분은 무시할 수 있게 되어서 전류는 I = -Is 로 포화되는 것이 예상된다. 공식화된 것으로서, 이 이론은 무한한 크기의 역방향 바이어스에 대해 I 는 -Is 에서 일정하게 된다.

MBR040 MS 다이오드로부터 유도된 전형적인 실험에 의한 I-V 특성은 그림 14,6에 나타나 있다. VA ≤ 0,35V 의 순방향 바이어스에 대해서, 실험(그림 14.16a 의 진한 곡선)과 이론은 거의 완벽히 일치한다. 0.1V ≤ VA ≤ 0.35V 의 범위에 대하여 순방향 바이어스의 semilog 그래프는 q/kT 와 매우 비슷하다. pn 접합 다이오드에서와 같이, 큰 순방향 바이어스에서의 기울기의 감소는 전형적으로 벌크 직렬 저항 사이의 상당한 전압 강하에 의해 일어난다.

그림 14.6b의 역방향 바이어스 특성을 살펴보면, 여기서 중요한 두 가지의 이상적인 상태와의 차이를 알 수 있다. 첫번째로, 예상되는 것과 같이, 그리고 pn 접합 다이오드를 병렬 연결한 것과 같이, 붕괴 현상은 역방향 바이어스 전압의 크기를 제한한다. 에지 효과(edge effect)가 없다면, MS 다이오드에서 붕괴에 기인한 예상되는 VBR 은 본질적으로 등가적으로 도핑된 p+-n 또는 n+-p 다이오드의 것과 일치한다. 두 번째로, 역방향 바이어스 전류는 포화되지 않는다. pn 접합 다이오드와 달리, 여기서 관찰된 행동은 재결합-발생 전류(recombination-generation current)에 기인할 수 없다. 오히려, 역방향 바이어스 전류의 크기에서의 체계적인 증가는 우선적으로 쇼트키 장벽 강하(Schottky barrier lowering)로 알려진 현상의 결과이다. ΦB 는 이상적인 이론에서 가정된 것처럼 바이어스와 무관한 상수가 아니지만, 역방향 바이어스의 크기의 증가에 따라 조금 감소한다. 명확하게 다음과 같다.

식(14.26)

여기서 ΦB0 는 MS 경계에서 E = 0 일 때 장벽 높이이고

식(14.27)

ES, 반도체 표면에서 전기장, 은 앞에서 언급된 정전자기학 관계를 사용하여 계산된다. Is 는 exp(-ΦB/kT) 로서 변화하므로, 심지어 ΦB 의 작은 감소도 역방향 바이어스 전류의 크기의 쉽게 알 수 있는 증가를 일으킨다. 역방향 바이어스가 -VBR 로 접근함에 따라, 붕괴 증가(avalanche multiplication)는 관찰된 전류를 증가시키는데 중요한 역할을 할 수 있다.

그림 14.6 MBR040 MS 다이오드에서 유도한 측정된 I-V 특성 : (a) 순방향 바이어스 ; (b) 역방향 바이어스. (a)에서의 점선은 디이오드에서 흐르는 확산(IDIFF)과 재결합-발생(IR-G) 전류의 이론적인 예상치이다. 실험적인 데이터는 HP4145B Semiconductor Parameter Analyzer를 사용하여 얻어졌다.

마지막으로, 다음의 것은 IDIFF와 IR-G라 불리는 그림 14.6(a)에서의 점선에 대한 것이다. 주어진 다이오드에서 흐르는 확산 전류와 재결합 전류의 이론적인 예상치가 있다. 전에 언급한 것처럼, IDIFF와 IR-G 성분은 전체적으로 관찰된 열전자 방출 전류에 비해서 무시할 수 있다.

(C)예제 14.3

문제 : 그림 14.6(a)의 순방향 바이어스 특성의 0.1V < VA <0.35V 부분이 다음의 방정식으로 모델링 할 수 있다고 가정하자.

식

여기서 Is 와 n1 은 상수이다. 식(14.24)에 따라서, “ideality factor", n1은 1 이 되어야 하지만 일반적으로 1 보다 조금 큰 값으로 결정된다. 아래의 표에서 주어진 point-by-point 데이터를 사용하여, 주어진 MS 다이오드 특성에 이상적으로 잘 맞는 Is 와 n1 의 값을 결정하기에 알맞은 최소한의 squares를 수행하여라.

표

풀이 : 대수(logarithmetic) 형태의 알맞은 방정식은 다음과 같다.

식

x에 대한 VA와 y에 대한 ln(I)에 대해서, MATLAB polyfit 함수는 실험적인 데이터에 알맞은 요구되는 최소한의 square을 수행하기 위해 사용될 수 있다. 아래에 열거된 프로그램에서 유도된 가장 알맞은 값은 n1 = 1.03 과 Is = 1.02 × 10-8 amps 이다.

MATLAB 프로그램

%Least-Squares fit to MS diode I-V data

%ln(I)=ln(Is)+qVA/n1kT

I=[4.047e-7 2.792e-6 1.890e-5 1.263e-4 8.084e-4 4.487e-3];

VA=[0.1 0.15 0.2 0.25 0.3 0.35];

y=log(I);

c=polyfit(VA, y, 1);     %least squares fit function; c(1)=slope, c(2)=ln(Is)

slope=c(1);

format compact

n1=1/(0.0259*slope)      %kT/q=0.0259V

Is=exp(c(2))

14.2.3 교류 응답

직류 역방향 바이어스에 중첩된 작은 교류 신호는 그림 14.7에서 그려진 다이오드 내부의 전하 진동(fluctuation)을 일으킨다. 평형 값에 대한 공핍폭의 변화와 관련된 반도체 내부의 전하의 변화는 MS 경계면 에서 전하의 δ-함수의 진동의 균형을 유지한다. 다수 캐리어는 공핍폭의 변화를 일으키기 위해 반도체 내부와 외부로 빠르게 이동한다. 거리 W 만큼 떨어진 두 평면에 따라 발생하는 전하 진동에 대해서, 묘사된 교류 상황은 물리적으로 평형판 커패시터 내부에서 일어나는 것과 같다. 그러므로 유사하게 일정하게 도핑된 n-형 반도체에서 다음과 같이 쓸 수 있다.

식(14.28)

또는, 식(14.12)를 사용하면,

식(14.29)

이다. 또한 식(14.29)의 양쪽을 변환하고 제곱시키면 다음을 얻는다.

식(14.30)

그림 14.7 인가된 교류 신호로 인한 MS(n-형) 다이오드 내부의 전하 진동. |va|≪Vbi - VA.

상업적인 MBR040 MS 다이오드로 부터 유도된 역방향 바이어스 C-V 데이터는 그림 14.8(a)에서 주어진다. 이 데이터는 이전에 소단원 7.2.3에서 언급되고 그림 7.6에서 그려진 measurement set-up을 사용하여 얻어진다. 인가된 직류 바이어스에 대한 커패시턴스의 변화는 일반적으로 예상된다. 예상되는 [eqn: 1/ SQRT { {V}_{bi}-{V}_{A}}] 의존성과 일치하여, 커패시턴스는 역방향 바이어스의 크기가 증가하는 것과 같이 더 느린 비율로 체계적으로 감소한다. 그림 14.8(b)는 이 이론에 대한 더 자세한 증명을 제공한다. 실험적인 데이터의 VA 에 대한 1/C2 그림은 식(14.30)과 일치하는 거의 직선 의존성을 나타낸다. 식(14.30)에 대해 반도체 도핑은 그림의 점에 알맞은 직선의 기울기로부터 유도되고, 1/C2 = 0 으로 추정함으로써 Vbi 가 유도된다. 추가적으로, 일단 반도체 도핑과 Vbi 가 알려졌다면, ΦB 는 식(14.3)을 이용하여 계산될 수 있다.

역방향 바이어스 동작이 본질적으로 비대칭적으로 도핑된 pn 접합 다이오드와 동일함에도 불구하고, MS 다이오드의 순방향 바이어스 교류 응답은 매우 다르다. MS 다이오드에서 전류의 확산 성분은 전형적으로 무시할 수 있다. 그러므로 반도체 내부의 매우 작은 소수 캐리어의 주입과 저장이 이루어진다. 확산 어드미턴스(diffusion admittance)를 일으키는 것은 저장된 소수 캐리어이기 때문에, MS 다이오드는 확산 커패시턴스(diffusion capacitance) 또는 확산 컨덕턴스(diffusion conductance)를 보이지 않는다. 물론 순방향-바이어스 공핍-영역 커패시턴스, 잠재적인 커다란 평행 컨덕턴스 G = dI/dVA, 그리고 어떠한 상황에서도 포함되어야 하는 벌크 직렬 저항(RS)가 존재한다. 그러나, 심지어 일상적으로 접근하는 교류 주파수에서 또는 GHz 범위 안에서, C와 G는 주파수와 무관하게 된다.

그림 14.8 (a) MBR040 MS 다이오드에서 유도된 간단한 C-V 데이터. (b) 실험적인 C-V 데이터로 이루어진 VA에 대한 1/C2 의 그림. [주의 : MS 다이오드에 병렬로 연결된 축약-관련된 기생 커패시턴스에 대해서 알맞게 정정하기 위해서, 3.4 pF을 (b) 그림을 만들기 전에 모든 측정된 커패시턴스 값에서 빼야된다.]

예제 14.4

문제 : 그림 14.8(b)에서 그려진 데이터를 가지고 직접 활용하여, MS 다이오드 내부의 장벽 높이(ΦB)를 추정하여라. n-형 디바이스이고, A = 1.5 × 10-3 ㎠, 그리고 실내온도에서 동작한다고 가정하여라.

풀이 : 그림의 점을 통해 그려진 직선과 추정되는  1/C2 교점으로부터, 대략 다음을 알 수 있다.

Vbi ≅ 0.6V

직선의 기울기는 대략 다음과 같다.

식

그리고 따라서

식

다음을 주의하여라.

식

식(14.3)을 사용하여, 다음의 결론을 얻는다.

식

14.2.4 과도 응답

매우 빠른 과도 응답은 MS 다이오드의 가장 특징적인 특성이다. pn 접합 디바이스에서 이 디바이스가 순방향 바이어스 온-상태(on-state)에서 역방향 바이어스 오프-상태(off-state)로 스위치 될 수 있기 전에 반도체의 준중성 베이스 영역에 저장된 과잉 소수 캐리어는 제거되어야 한다. MS 다이오드에서 전류의 확산 성분이 무시될 수 있기 때문에 반도체 안에 매우 작은 소수 캐리어 주입과 저장이 이루어진다. 상업적인 MS 다이오드의 역회복 시간(reverse recovery time)은 보통 수 nanosecond이다. MS 다이오드 응답 시간은 사실상 제한될 수 있다. 이것은 저장된 전하에 의해서가 아니라 접합 커패시턴스와 벌크 직렬 저항과 관련된 내부 RC 시간 상수에 의해 이루어진다. 종종 고온 캐리어 디바이스(hot carrier devide)라 불리는, 작은 크기의 디바이스는 최대 C ≲ 1 pF 과 namosecond 보다 작은 반응 시간을 가지게 상업적으로 제작된다.

그림 14.9 쇼트키-다이오드로 속박된 npn BJT의 개략적인 회로 표현.

BJT 과도 응답에 대한 12장의 논의에서 먼저 알려진 것과 같이, MS 다이오드는 BJT 턴-오프 과도의 속도를 빠르게 하기위해 사용되어 졌다. 그림 12.7(a)에서 처음으로 그려지고 그림 14.9에서 다시 보여진, MS(쇼트키) 다이오드가 BJT의 베이스와 컬렉터 사이에서 연결된 배열은 쇼트키 다이오드 속박(Schottky diode cramp)이라 한다. 기본적으로, 트랜지스터가 턴-온 과도(vBE > 0 이고 vBC >0 인) 동안 포화 모드가 될 때, MS 다이오드는 도전되고 상대적으로 작은 순방향 바이어스에서 C-B 접합을 “속박(cramp)”한다. 다시 말하면, MS 다이오드가 pn 접합보다 더 낮은 순방향 바이어스에서 도전한다는 사실이 이용되었다. C-B 접합이 낮은 전압에서 열리므로, BJT 안에 아주 작은 전하가 저장된다. 그러므로 BJT 로부터 제거된 더 작은 전하와 쇼트키 다이오드에서 저장된 매우 적은 전하에 때문에, 턴-오프 시간은 매우 감소된다.

14.3 실제적인 접촉에 대한 고려

14.3.1 정류 접촉

이 장의 처음 부분에서, MS 접촉은 금속과 반도체가 원자 범위에서 친밀한 접촉을 하고, 각 성분들의 혼합이 존재하지 않으며, MS 경계면에 어떠한 흡수된 불순물 또는 표면 전하가 존재하지 않을 때 이상적이라고 정의되었다. 불행하게도, 최근에 이상적인 MS 접촉을 만들기 위한 많은 진보가 이루어졌음에도 불구하고, 실제 MS 구조는 변함없이 이상적이지 못한 것으로 판명되었다. 예를 들어, 실리콘 다이오드는 금속과 반도체 사이에 얇은(5Å - 25Å) 산화물층을 가지고 있다. 자연적인 산화물층은 Si가 공기에 드러나게 될 때 거의 순간적으로 형성된다. 비소 침전은 GaAs 표면에 형성된다고 생각된다. 충전되고 방전하는 허용된 전자 상태는 본질적으로 모든 반도체 표면에 존재한다고 알려졌다. 극단적인 경우에, 앞에 인용된 이상적이지 못한 것은 MS 다이오드의 오동작 또는 동작불능 상태를 유발한다. 오늘날의 구조에서 최소화된 이상적이지 못한 것은 우선적으로 접촉의 특징을 나타내는 ΦB 장벽 높이에 영향을 준다.

식(14.2)와 반대로, 대부분의 실제 n-형 다이오드에서 ΦB ≠ ΦM - χ 이다. 이것은 p-형 다이오드에서도 비슷하다. Si, GaAs, 그리고 대다수의 다른 반도체에서, 표면 전하는 표면 대역 간극 내의 특정 에너지에서의 평형 페르미 준위를 고정(pin)시키려는 경향이 있다. 이러한 pinning effect 때문에, 관찰되는 장벽 높이는 일반적으로 다이오드를 제조하는데 사용되는 금속에 대해서 단지 사소하게만 변화한다. GaAs MS 다이오드를 만드는데 사용된 금속과 관계없이, 예들 들면, n-형 디비이스에 대해서 ΦB ≅ 2EG/3 = 0.95 eV 이고, p-형 다바이스에 대해서는 ΦB ≅ EG/3 = 0.47 eV 이다. 알고 있는 ΦM 와 χ 로부터 ΦB 의 값을 알 수 없기 때문에, 주어진 MS 시스템과 제조 과정에 대해서 정확하게 ΦB 을 결정하기 위해 측정이 이루어져야 한다. 예제 14.4와 비슷한 C-V 접근 방법은 널리 사용되고 있는 측정 기술 중의 하나이다. 측정된 ΦB 를 모든 관련된 표현으로 적용한다면 앞 절에서 유도된 형식은 여전히 적용된다는 것은 강조되어야 한다.

14.3.2 저항 접촉

바이어스 극성과 무관하게 낮은 임피던스를 가지고 있는 금속-반도체 접촉은 거의 모든 현대 디바이스 구조의 본질적인 부분이다. ΦM < ΦS (n-형) 이고 ΦM > ΦS (p-형) 인 금속-반도체 결합이 이상적으로 저항 접촉을 형성함에도 불구하고, 앞 절에서 금속-반도체 결합이 실제적으로 정류 접촉을 나타낼 수 있다는 것은 장벽 높이로 인해 일어난다. 이 경우에서 처럼, 표면 페르미 준위가 GaAs에서 Ec - 2EG/3 로 고정되는 경향이 있기 때문에, n-형 GaAs의 어떠한 금속의 침전(deposition)도 장벽-형(barrier-type) 접촉을 형성한다. 이제는 “어떻게 저항 접촉을 실제적으로  만들 수 있는가?” 를 질문을 하는 것이 당연하다.

저항 접촉은 보통 실제로는 접촉 아래의 반도체의 표면 영역을 순간적으로 높게 도핑함으로써 얻어진다. 예를 들면, Si 프로세싱에서, 그림 14.10(a)에서 보여지는 것과 같이 n 영역에서 n+ 은 금 속의 증착(deposition)에 앞서서 만들어져야 한다. 이 과정이 저-임피던스(low-impedance) 접촉을 만드는 이유는 그림 14.10(b)로 설명될 수 있다. 평형 장벽 높이는 반도체 도핑의 증가에 의해 영향 받지 않는다. 그러나, 공핍폭, 그리고 장벽의 폭은 증가된 체계적으로 반도체 도피에 따라 감소한다. 반도체 도핑이 ∼1017/㎤ 를 넘을 때, 장벽의 앏은 윗 부분을 통해서 중요한 터널링(tunneling)이 발생하게 된다. ∼1019/㎤ 를 넘는 도핑에 대하여, 전체 장벽이 매우 좁아져서 심지어 낮은 에너지의 다수 캐리어가 터널링 과정에 의하여 반도체와 금속 사이로 쉽게 전송될 수 있다. 다시 말하면, 장벽이 존재하고 있음에도 불구하고, 접촉이 높게 도핑된 반도체에 형성되어 있을 때 캐리어 흐름에 효과적으로 영향을 주지 않는다.

그림 14.10 저항 접촉 형성. (a) 저항 접촉을 형성하기 위한 MS 접촉 아래의 높은 반도체 도핑. (b) 도핑 함수로서 장벽-형 접촉을 가로지르는 방출 전류. 방출은 낮은 반도체 도핑의 열이온 방출에서 높은 반도체 도핑의 (장벽을 터널링한) 우세한 필드 방출(field emission)로 변한다.

밑에 있는 반도체의 높은 도핑은 저항 접촉 형성에 있어서 중요한 단계인 반면에, 이것이 전부는 아니다. 이 디바이스 구조를 어닐링(annealing) 또는 가열하는 것은 일상적으로 접촉 저항을 최소화하는데 필요하다. 질소 공기에서 수 분 동안 대략 475 ℃ 로 열을 가하는 것은 알루미늄이 Si 표면에서 원래의 산소층을 통과하게 하고 어떤 양의 유용한 Al-Si 내부확산을 가능하게 해준다. 얇은 p+-n 또는 n+-p 접합으로 형성된 접촉에서, 접촉 면적에 대해서 일정하지 않은 내부확산은 접합과 접합 쇼팅(junction shorting)을 통과하게 할 수 있다. 그림 14.11(a)에서 도시적으로 그려진 것처럼, 균일하지 않은 Al의 Si로의 침투는 스파이킹(Spiking)이라 불린다. 작은 퍼센트의 Si은 때때로 기층과 발생하는 스파이킹으로 부터 Si 확산을 억제하기 위해 증착된 Al 필름에 더해진다.

하나 더 고려해야 할 것은 연속적인 프로세싱 동안의 저항 접촉의 안정성이다. 알루미늄은 500 ℃ 를 넘는 온도에서의 추가적인 프로세싱이 접촉 형성 후에 이루어져야 하는 복잡한 집적 회로에서 사용될 수 있는 접촉 물질이 아니다. 오히려, 높은 온도에서 안정성은 굴절 금속군(refractory metel family)(Mo, Ta, Ti, W)으로 형성된 금속같은 실리콘 성분(규화물(silicides))을 사용함으로써 얻을 수 있다. 티타늄 규화물(Titanium silicide), TiSi2는 현재 접촉 물질로서 널리 사용되고 있다. Si 접촉 영역 위에 증착된 Ti 필름은 불활성 기체에서 열을 가해서 TiSi2 로 변환된다. Si가 프로세싱에서 다 소모되었기 때문에, 실리사이드-실리콘 경계는 Si 쪽으로 짧은 거리를 이동하여, 표면 결함을 제거하고 오염을 최소화 시킨다. 최종 결과로 깨끗하고, 평탄하며 ,온도-안정성을 가진, 저항 접촉이 된다. 그림 14.11(b)는 TiSi2 접촉과 현대 ICs에서 발견되는 대표적인  금속화(metallization)된 내부 연결을 나타내고 있다.

그림 14.11 (a) Al-Si 접촉 아래의 Spiking. (b) 현대 ICs에서 발견되는 접촉과 대표적인 금속화된 내부 연결.

14.4 요약

이상적인 MS 접촉의 물리적인 특성을 나타내었고 주어진 금속-반도체 시스템의 특징을 나타내는 에너지 대역 다이어그램을 만드는 방법도 제시하였다. ΦM와 ΦS 일함수의 다른 조합에 상응하는 에너지 대역 다이어그램은 접촉의 기본 성질을 보여주기 위해 사용되었다. 이상적으로, ΦS(p-형) > ΦM > ΦS(n-형)과 ΦS(p-형) < ΦM < ΦS(n-형)의 조합은 각각 정류와 저항 접촉을 형성한다는 결과를 얻는다. 디바이스로 사용될 때 쇼트키 다이오드 또는 MS 다이오드라 불리는, 저항 접촉의 동작은 다음에 더 자세히 다루게 될 것이다. MS 다이오드의 디바이스 정전기학과 역방향 바이어스 특성은 비교적으로 도핑된 p+-n 또는 n+-p와 거의 동일하다는 것을 알 수 있었다. pn 접합 다이오그와 달리, 표면 장벽에 대한 다수 캐리어 주입돠 관련된 열전자 방출 전류는 지배적인 직류 전류 성분과 동일하다. 확산 전류가 전형적으로 비교적 매우 작기 때문에, 관련된 소수 캐리어 주입과 저장은 마찬가지로 작다. 결과적으로, MS 다이오드는 중요한 확산 어드미턴스와 극단적으로 빠른 비율로의 온- 그리고 오프-상태 사이의 스위칭을 나타내지 않는다. 실제 쇼트키 다이오드에서 디바이스의 동작의 기본적인 설명은 변하지 않음에도 불구하고, 실제 쇼트키 다이오드의 ΦB 장벽 높이는 좀처럼 이상적인 디바이스 값과 같지 않다. 더욱이, MS 다이오드의 저항 또는 정류 성질은 예상되는 이상적인-접촉 고려와 다를 수 있다. 저항 접촉은 보통 실제적으로는 접촉 아래에 순간적으로 반도체의 표면 영역을 높게 도핑함으로써 제작된다.

연습 문제

문제안내표

14.1 퀴즈

(a) MS 다이오드, 즉 쇼트키 다이오드와 고온 캐리어 다이오드의 차이점은 무엇인가?

(b) 이상적인 MS 다이오드는 ΦM =χ를 가지고 금속과 반도체 사이에서 형성된다. 어떤 조건에서의 접촉이 저항 접촉과 같이 되고, 어떤 조건에서 정류 접촉과 같이 되는가?

(c) p+-n 또는 n+-p 접합 다이오드의 낮게 도핑된 쪽과 비교적으로 도핑된 MS 다이오드의 반도체 내의 정전기학 변수인 ρ, E, 또는 V의 해는 거의 동일하다. 정전기학 공식에서 중요한 차이는 무엇인가?

(d) MS 다이오드에서 지배적인 전류 성분의 이름을 붙여라.

(e) MS(n-형) 다이오드의 전류 가운데 IM•→S 성분은 금속으로부터 반도체로의 자세한 수학적인 전자 주입 분석 없이 결정된다. 이것이 어떻게 이루지는가?

(f) 왜 MS 다이오드가 확산 커패시턴스 또는 확산 컨덕턴스를 나타내지 않는지 설명하여라.

(g) 왜 MS 다이오드가 순방향 바이어스 온-상태에서 역방향 바이어스 오프-상태로 빠르게 스위칭하는지 설명하여라.

(h) “쇼트키 다이오드 속박” 이란 무엇인가?

(i) 실제적인 저항 접촉을 만들 때 사용되는 일반적인 방법을 묘사하여라.

(j) “스파이킹” 이란 무엇인가?

14.2 수 많은 이상적인 MS 접촉은 실내 온도로 유지된 Ge, Si, 그리고 GaAs 기판에 형성된다. 아래에 열거된 하나 또는 그 이상의 MS 파라미터에 대해

(a) 이상적인 MS 접촉의 특성을 나타내는 평형 에너지 다이어그램을 그려라.

(b) 접촉의 저항 또는 정류 성질을 따르기 위해 그림 14.3에 요약된 것과 유사한 설명을하여라.

combination A: ΦM = 4.75 eV, χ(Ge) = 4.00 eV, ND = 1016/㎤.

combination B: ΦM = 4.75 eV, χ(Ge) = 4.00 eV, ND = 1015/㎤.

combination C: ΦM = 4.00 eV, χ(Si) = 4.03 eV, ND = 1015/㎤.

combination D: ΦM = 4.25 eV, χ(Si) = 4.03 eV, ND = 1016/㎤.

combination E: ΦM = 4.75 eV, χ(GaAs) = 4.07 eV, ND = 1016/㎤.

combination F: ΦM = 4.75 eV, χ(GaAs) = 4.07 eV, ND = 1017/㎤.

14.3 이상적인 정류 접촉은 실내 온도로 유지된 ND = 1015/㎤ 로 도핑된 실리콘 기판에 금(ΦM = 5.10 eV)을 증착시켜서 만들어진다. 다음을 계산하여라.

(a) ΦB

(b) Vbi

(c) 평형 조건에서 W

(d) 평형 조건에서 반도체의 Emax

•14.4 T = 300K로 유지된 실리콘 MS 다이오드의 ND 도핑 농도에 대한 평형 공핍 폭의 그림을 그려라. 1014/㎤ ≤ ND ≤ 1017/㎤ 의 범위로 ND 를 변화 시키고 ΦB = 0.5eV, 0.6eV, 그리고 0.7eV에 상응하는 곡선도 포함시켜라.

•14.5 (a) 예제 5.4와 같이, 실내 온도로 유지된 변질되지 않게 ND-도핑된 실리콘 MS 다이오드에 대한 평형 에너지 다이어그램을 그리기 위해 MATLAB(computer) 프로그램을 작성하여라. ΦB 와 반도체의 ND 도핑을 입력 변수로 놓아라. 비정류 접촉을 나타내는 파라미터 조합을 제외하는 것에 주의하여라.

(b) ND 도핑된 실리콘 다이오드에 대한 평형 에너지 대역을 그리기 위해 (a)의 프로그램을 일반화 하여라.

(c) GaAs MS 다이오드에 대한 평형 에너지 대역을 나타내기 위해 사용될 수 있도록 (a)/(b) 프로그램을 수정하여라.

14.6 식(14.18)의 유도 과정에서 생략된 단계를 채워 넣어라. 정확히 하기 위해 식(14.16)과 식(14.17)을 넣어서, 식(14.18)이 나오도록 수학적인 계산을 시행하고 기록하여라.

14.7 MS 광다이오드(photodiode)

ND-도핑된 실리콘 MS 다이오드는 빛을 낸다, 그럼으로써 반도체 내부의 전자-정공을 발생시킨다.

(a) 다이오드 단자를 단락된 회로(short-circuited)로 놓아서, 디바이스에 대한 에너지 대역 다이어그램을 그리고 MS 경계면 근처의 반도체 내에서 발생된 광발생(photogenerated) 캐리어에 어떤 일이 발생하는지 그려라. 그림 14.3(a)에서 명시된 것과 같은 전류와 전압 극성에 대하여, 단락된 회로(short-circuit)의 광전류의 극성은 무엇인가?

(b) 다이오드 단자를 개방된 회로(open-circuited)로 놓아서, 발광하는 디바이스의 특성을 나타내는 에너지 대역 다이어그램을 그려라. 전체 전류는 개방된 회로 조건 아래서 동일하게 0 이어야 한다는 것을 기억하여라. 다이어그램의 형태가 어떻게 나왔는지 설명하여라.

(c) 단위 ㎤-sec 당 발광(photogeneration)율 GL의 전자-정공 짝(electroc-hole pair)을 가지고 낮은 준위 주입을 일으키는 반도체에 대해서 빛이 균일하게 흡수된다고 가정하여라. 임의의 인가된 바이어스에 대하여, 그리고 9.2.1 절의 간략화된 과정을 따라서, MS 광다이오드에 흐르는 광전류(IL)을 유도하여라.

(d) 발광하는 MS 광다이오드에 의해 나타나는 특성인 VA에 대한 I = Idark + IL 의 예상되는 일반적인 형태를 그려라. 그림이 (a)/(b)의 답과 일치하는가?

•14.8 쇼트키 다이오드의 반도체와 저항 back 접촉의 준중성 부분은 정류 MS 접합에 가로질ㄹ러 흐르는 전류에 직렬인 저항 RS 를 나타낸다. 다이오드 I-V 특성에 대한 직렬 저항의 효과를 그림으로 나타내어라. Is = 10-8A 놓고, RS 가 0Ω, 0.1Ω, 1.0Ω, 그리고 10Ω 일 때 순방향 바이어스 I-V 특성의 세미로그(semilog) 그림을 그려라. 출력을 0 ≤ VA ≤ 0.6V 그리고 10-9A ≤ I ≤ 10-1A으로 제한하여라.

14.9 소수-캐리어 주입율은 종종 MS 다이오드의 특성을 나타내는 양으로 인용된다. 정의에 의하여, 디바이스가 순방향 바이어스 일 때 반도체에서 금속으로 주입된 다수 캐리어에 대한 반도체로 주입된 소수 캐리어의 수를 나타낸다. 수학적으로, 비율은 IDIFF/ITE 이다. IDIFF와 ITE는 각각 MS 다이오드로 흐르는 확산 전류와 열전자 방출 전류이다. 실리콘 MS 다이오드의 소수 캐리어 주입율을 예상하여라. 여기서 A* = 140 amps/㎠-K2, ΦB = 0.72eV, ND = 1016/㎤, τp = 10-6sec, 그리고 T = 300K 이다. 주어진 다이오드의 IDIFF는 등가 디바이스 파라미터를 가지고 p+-n 계단 접합에서 흐르는 IDIFF와 같을 것이다.

•14.10 이 문제에서 쇼트키 장벽 감소의 크기와 효과를 알아보여고 한다. 파라미터는 그림 14.6 특성을 나타내는 MS 다이오드와 비슷하게 사용될 것이다.

(a) 실내 온도에서 동작하는 ND = 1016/㎤을 가진 주어진 실리콘 MS 다이오드에 대해서, -50V ≤  VA ≤ 0에 대해서 VA에 대한 ▵ΦB를 계산하고 그려라.

(b) -50V ≤ VA ≤ 0 에 대하여 VA에 대한 Is(VA)/Is(VA=0)을 계산하고 그려라.

(c) 결과를 고찰하여라.

•14.11 그림 14.8(b)에 그려진 VA에 대한 1/C2 데이터가 표 P14.11에 나타나 있다. Vbi, ND, 그리고 ΦB를 결정하기 위해 least squares fit을 적용하여 데이터를 분석하여라. 결과를 예제 14.4에서 얻어진 대략적인 값과 비교하여라.

표 P14.11

14.12 MS 다이오드의 반도체 성분 내부의 도핑내역은 선형적으로 증가한다. ; 즉, ND(x) = ax.

(a) 반도체 내부의 ρ, E, V, 그리고 W의 해를 유도하여라.

(b) 어떻게 Vbi가 결정되고 계산되는 가를 나타내어라.

(c) 접합(공핍 영역) 커패시턴스에 대한 식을 나타내어라.

R2 Part II. 보충과 재고

선택 및 보충 참고 목록

표

인용한 그림의 참고 문헌

용어 목록

PART II - 문제의 재고와 풀이

다음의 문제들은 Part II의 5-11 장의 주제에 대한 포괄적인 지식을 알고 있다는 가정하고 있다. 이 문제들을 통해 복습을 할 수 있으며 또는 독자들의 이 주제에 대한 숙련도를 평가 할 수 있다. 문제 A는 1시간 동안 책을 펴놓고 풀도록 되있다. : 문제 B와 C는 책을 덮고 풀게된 선별된 문제들이다. 문제 A와 B의 답은 이 절의 끝에 포함되어 있다. 문제 C는 pn 접합 다이오드에 대한 복합적인 지식을 묻는 질문들로서 숙제로 사용될 수 있도록 답을 포함시키지 않았다.

문제집합 A

문제 A1

pn 접합 다이오드가 아래에 그려진 도핑 단면도를 가지고 있다. 이 문제에 대하여, 캐리어 농도는 다이오드의 0 ≤ x ≤ xi 영역에서 무시될 수 있다.(n = 0, p = 0)

그림

(a) 접합의 내부 전압은 얼마인가? 답하시오.

(b) 공핍 근사화를 사용하여, 다이오드 내부의 전하 농도의 그림을 그려라. 중요한 ρ와 x 값을 나타내어라.

(c) 공핍영역(-xp ≤ x ≤ xn) 내부의 모든 점에서 전기장 E(x)의 해를 구하여라. 모든 과정을 기술하고 유도된 x와 E의 그림을 그려라.

(d) 표준 pn 계단 접합에서 NAxp = NDxn 이다. 여기서의 xn과 xp는 어떤 관계를 가지고 있는가?

(e) 평형 조건하에서의 다이오드의 에너지 대역 다이어그램을 그려라. 다이어그램의 x = 0 그리고 x = xi 점들을 분명히 표시하여라. 또한 NA = ND = NB 인 간단한 pn 계단 다이오드와 다이어그램이 어떻게 다른지 나타내어라.

문제 A2

300K로 유지된 두 개의 실리콘 p+-n 계단 접합은 n-부분의 도핑을 제외하고 물리적으로 동일하다. 다이오드 #1에서, ND = 1014/㎤ 이고 ; 다이오드 #2에서, ND = 1016/㎤ 이다. 다음의 질문에 답하여 두 다이오드 동작을 비교하여라.

그림

(a) 어떤 다이오드가 더 큰 내부 전압(Vbi)을 나타내겠는가? 설명하시오.

(b) 어떤 다이오드가 더 큰 붕괘 전압(VBR)을 나타내겠는가? 설명하시오.

(c) 어느 다이오드가 |VA| ≫ Vbi에서 주어진 역방향 바이어스 전압에서 더 큰 접합 커패시턴스(CJ)를 나타내겠는가?

(d) 다이오드가 이상적이고 |VA| > 수 볼트에서 역방향 바이어싱 되어있다고 가정하면, 어는 다이오드가 더 큰 |I|를 나타내겠는가? 설명하시오.

(e) 다이오드가 이상적이지 않다고 가정한다면, 어느 다이오드가 |VA| > 수 볼트에서 역방향 바이어싱 되었을 때 더 큰 |I|를 나타내겠는가? 설명하시오.

(f) 어느 다이오드가 주어진 인가된 순방향 바이어스와 주파수에서 더 큰 확산 커패시턴스(CD)를 나타내겠는가? 순방향 바이어스 “이상적인” 영역에서 동작한다고 가정하여라.

(g )어느 다이오드가 IF/IR 비가 같다면 순간 조건(transient condition)에서 더 큰 저장 지연 시간(ts)를 나타내겠는가? 설명하시오.

문제 A3

(a) 아래의 다이어그램은 활성 모드 바이어싱 아래서의 pnp BJT의 다수 캐리어 활동을 나타내고 있다. 역바이어싱 모드 아래서의 같은 pnp BJT의 다수 캐리어 활동을 나타내는 유사한 다이어그램을 그려라.

(b) 그려진 BJT는 우연히 컬렉터가 이미터처럼 동작하고 이미터가 컬렉터처럼 동작하도록 반대로 연결되었다. VCB > 0 이고 VEB < 0 인 상태로 반대로 연결되면, 이 디바이스는 낮은 이득을 나타내고 베이스-폭 조절에 더 민감해진다. (i)반대로 연결하면 낮은 이득을 나타내는지 이유를 설명하여라. (ii)반대로 연결하면 베이스-폭 조절에 더 민감해지는지 이유를 설명하여라.

그림

문제집합 B

문제 B1

pn 접합 다이오드가 아래의 그림과 같은 도핑 곡선을 가지고 있다. 수학적으로, ND - NA = N0[exp(ax)-a] 이고, 여기서 N0와 a는 상수이다.

그림

(a) 공핍 근사화에 대해 간략히 성술하여라.

(b) 공핍 근사화를 사용하여, 다이어드 내부의 전하 밀도의 그림을 그려라.

(c) 공핍 영역 내부의 전기장, E(x), 을 나타내어라.

(d) 최종적으로 공핍폭의 수식을 얻기 위해 어떻게 정전기학적인 과정를 거쳤는지 나타내어라. 풀기 위해 사용된 방정식과 적용된 경계 조건에 대해 가능한 자세히 나타내어라. 실제적으로 수학적인 계산과정을 일일이 나열하지 말아라. 단계별로-1 단계, 2 단계, 등등- 답을 작성하여라.

문제 B2

아래에 주어진 에너지 대역 다이어그램은 실내 온도로 유지된 Si 계단 접합 다이오드의 특징을 나타내고 있다. Ev(-∞) = Ec(+∞) 임을 주의하여라. 또한, xn + xp = 2 × 10-4 ㎝이고, A = 10-3 ㎠, τn = τp = τ0 = 10-6 sec, μn(p-부분) = 1352 ㎠/V-sec, μp(n-부분) = 459 ㎠/V-sec, KS = 11.8, 그리고 ε0 = 8.85 × 10-14 F/㎝ 이다.

그림

(a) 다이오드에 인가된 역방향-바이어스의 크기는 얼마인가? 어떻게 답이 나왔는지 설명하여라.

(b) 내부 전압, Vbi, 을 구하여라.

(c) 그려진 바이어스 점에서 다이오드를 통해 흐르는 재결합-발생 전류를 계산하여라.

(d) 그려진 바이어스 점에서 다이오드를 통해 흐르는 확산 전류를 계산하여라.

(e) 그려진 바이어스 점에서 다이오드의 저합 커래시턴스(CJ)는 얼마인가?

(f) 선형 비율로, 다이오드의 x ≤ -xp와 x ≥ xn 부분에 대해 위치에 대한 소수 캐리어 농도를 그려라.

(g) 이 디바이스가 인가된 바이어스 점에서 중요한 확산 커패시턴스를 나타내는가? 설명하여라.

(h) 다이오드가 t = 0 에서 그려진 바이어스점에서 더 큰 역방향 바이어스로 바뀌었다면, 저장 지연 시간 ts 에 의해 나타나는 순간 전류(current transient)를 관찰할 수 있겠는가? 설명하여라.

문제 B3

두 개의 Si pnp 트랜지스터, BJT#1과 BJT#2는 WB1 > WB2 인 것을 제외하고 동일하다. 두 개의 트랜지스터 모두 NE ≫ NB > NC 이고 W ≪ LB 이다. 같은 활성 모드 바이어스 아래서, 어떤 트랜지스터가 다음을 나타내는가?

(a) 더 큰 이미터 효율이 무엇인지 설명하여라.

(b) 더 큰 베이스 전송율이 무엇인지 설명하여라.

(c) 더 큰 βdc이 무엇인지 설명하여라.

(d) 더 큰 베이스-폭 조절에 대한 민감도이 무엇인지 설명하여라.

(e) 더 큰 펀치-스루 전압이 무엇인지 설명하여라.

최대 출력 전류가 캐리어 증가와 애벌랜치에 의해 제한된다고 가정하면, 어떤 트랜지스터가 다음을 나타내겠는가?

(f) 더 큰 VCB0이 무엇인지 설명하여라.

(g) 더 큰 VCE0이 무엇인지 설명하여라.

문제집합 C

문제 C1

(a) 다음의 어떤 가정이 이상적인 다이오드 방정식을 유도하는데 사용되지 않았는다?

(i) 공핍 영역에 재결합-발생이 없다.

(ii) 낮은-준위 주입

(iii) 좁은-베이스 다이오드 ; 즉, n과 p 준중성 폭은 각각의 소수 캐리어 확산 길이보다 휠신 작다.

(iv) “다른” 프로세스는 없다 ; 즉, 발광(photogeneration), 애벌랜치, 터널링, 등등.

(b) 역방향 바이어스와 작은 순방향 바이어스 아래에서, 실내 온도로 유지된 대부분의 Si pn 접합 다이오드의 지배적인 전류 성분은 다음의 어느 것인가?

(i) 확산 전류.

(ii) R-G 전류.

(iii) 이상적인-다이오드 전류.

(iv) 표류 전류.

(c) 다음의 글 중 어느 것이 잘못되었는가?

(i) pn 접합 붕괴는 가역적인 프로세스이다.

(ii) pn 접합 다이오드에서  발생하는 제너(Zener) 프로세스에 대하여 공핍폭은 매우 좁아야 한다.(≤ 10-6 ㎝)

(iii) 애벌랜치 붕괴 전압은 p+-n 과 n+-p 접합의 낮게 도핑된 부분의 도핑 농도에 대략 반비례하게 변한다.

(iv) 실내 온도로 유지된 Si 다이오드에서, 애벌랜치는 VBR ≲ 4.5V이면 붕괴를 발생시키는 지배적인 프로세스이다.

(d) 접합 커패시턴스(CJ)에 대한 다음 문장 중 어느것이 올바른가?

(i) CJ는 항상 [eqn: 1/ SQRT { {V}_{bi}-{V}_{A}}] 에 따라 변한다.

(ii) 최소 관찰할 수 있는 CJ는 VBR에서 발생한다.

(iii) CJ는 순방향 바이어스에서 사라진다.

(iv) CJ는 물리적으로 공핍 영역의 가장자리에서의 소수 캐리어 농도의 변동과 관련되어 있다.

문제 C2

위치에 대한 소수 캐리어 농도의 그림은 종종 반도체 디바이스 내부를 묘사하기 위해 사용된다. 실내 온도로 유진된 두 개의 이상적인 p+-n 다이오드의 소수 캐리어 농도의 선형적인 그림은 아래와 같이 그려져 있다. n-부분 도핑(ND)과 단면적(A)는 두 다이오드 모두 같다. 저-준위 주입 조건이 우세하다고 가정하여라.

그림

(a) 다이오드들은 [(i)순방향 바이어스, (ii)0 바이어스, (iii)역방향 바이어스] 되어 있다.

(b) 다이오드 B에 인가된 바이어스의 크기는 다이오드 A에 인가된 바이어스의 크기 [(i)보다 크다, (ii)거의 같다, (iii)작다.]

(c) 다이오드 B에 흐르는 직류 전류의 크기, ⃒I⃒, 는 다이오드 A에 흐르는 직류 전류 [(i)보다 휠씬 크다, (ii)대략적으로 같다, (iii)보다 휠씬 작다.]

(d) 다이오드의 붕괴 전압(VBR)은 다이오드 A의 붕괴 전압 보다 [(i)보다 휠씬 크다, (ii)대략적으로 같다, (iii)보다 휠씬 작다.]

(e) 다이오드 A와 B는 같은 스위칭 회로로 테스트 된다. IF/IR 는 두 다이오드 모두 같다. 어느 다이오드가 더 큰 저장 지연 시간(더 큰 ts)을 나타내겠는가? [(i)다이오드 A ; (ii)다이오드 B ; (iii)ts는 결고적으로 두 다이오드가 모두 같다.]

문제 C3

실내 온도로 유지된 pn 다이오드 내부의 정상 상태 캐리어 농도는 아래의 그림과 같다.

그림

(a) 다이오드가 순방향 바이어스 되었는가 또는 역방향 바이어스 되었는가? 답을 구하기 까지의 과정을 설명하여라.

(b) 저-준위 주입 조건이 다이오드 내부에서 우세한가? 답을 구하기 까지의 과정을 설명하여라.

(c) 질적으로, 공핍 영역 가장자리 근처의 소수 캐리어의 저장과 확산 커패시턴스(CD)의 물리적 관계는 무엇인가?

(d) 질적으로, 공핍 영역 가장자리 근처의 소수 캐리어의 저장과 턴-오프 과도 상태 동안 관찰된 저장 지연 시간(ts) 사이의 물리적 관계는 무엇인가?

문제 C4

실내온도오 유지된 p+-n Si 계단 접합 다이오드에서 유도된 역방향 바이어스 전류 전압(I-VA), 접합 커패시턴스(CJ-VA), 그리고 턴-오프 과도(i-t) 특성은 아래와 같이 그려져 있다. 그림을 겈로한 후에, 적당한 특성에 사선(dashed line)을 덧붙여서 다음의 질문에 답하여라. 어떠한 영향도 없다(주어진 특성과 같은 사선)의 답도 가능하다는 것에 주의하여라. 그러한 경우에 어떠한 영향도 없다고 써넣어라.

(a-c)n-부분 도핑(ND)이 2 배씩 증가한다면 I-VA, CJ-VA, 그리고 i-t 특성이 어떻게 변화되는지 대략적으로 나타내어라. 다른 모든 파라미터는 같다.

(d-f)n-부분의 소수 캐리어 수명 시간(life time)(τp)와 효과적인 공핍-영역 발생 수명 시간(τ0)이 2 배씩 증가한다면 I-VA, CJ-VA, 그리고 i-t 특성이 어떻게 변화되는지 대략적으로 나타내어라. 다른 모든 파라미터는 같다.

그림

풀이 - A

문제 A1

(a) 5.14 절의 유도와 같이, Vbi = (kT/q)ln[n(xn)/n(-xp)] 라 쓸 수 있다. 여기서 n(xn) = n(∞) = NB 이고 n(-xp) = n(-∞) = ni2/NB 이다. 그러므로

식

(b) 그림

(c)

식

식

식

식

그림

(d) (b)의 ρ-그림의 (+)와 (-) 전하 면적은 같아야 하거나, 또는

식

마찬가지로, E-field는 x = xi 에서 다음과 같이 연속적이어야 한다.

식

(e) 그림

0 ≤ x ≤ xi 단지 영역에서 일정한 에너지 대역 기울기 또는 직선이 다르다. NA = ND = NB 이므로 (Ei - EF)∣p-side = (EF - Ei)∣n-side 임을 주의하여라.

문제 A2

(a)

다이오드 #2

Vbi = (1/q)[(Ei - EF)∣p-side + (EF - Ei)∣n-side]. (Ei - EF)∣p-side 는 두 다이오드에서 같다. (EF - Ei)∣n-side = kTln(ND/ni) 는 높게 도핑된 다이오드가 더 크다. 그러므로 Vbi2 > Vbi1 이다. p+은 변질되거나 또는 매우 높은 도핑을 의미한다. 그러므로 표준 관계식, Vbi = (kT/q)ln(NAND/ni2)은 Vbi를 계산하는데 사용될 수 없다.

(b)

다이오드 #1

VBR은 p+-n 다이오드에서 대략 1/ND에 비례한다. 또한, 그림 6.11은 ND = 1014/㎠ 이면 VBR > 1000V이고, ND = 1016/㎠ 이면 VBR ≅ 60V임을 나타낸다.

(c)

다이오드 #2

식

p+-n 계단 접합에 대하여

식

여기서 W 방정식의 뒷 부분은 ∣VA∣≫Vbi 라는 사실로부터 얻어진다. 그러므로, W1 > W2 이고 CJ2 > CJ1 이다.

(d)

다이오드 #1

∣VA∣> 수 volt 로 역방향 바이어스된 p+-n 다이오드에 대하여, 다음과 같이 쓸 수 있다.

식

여기서 1/ND1 > 1/ND2 이다. 또한

식

μp가 ND 가 증가함에 따라 감소하기 때문에, DP1/LP1 > DP2/LP2 이다. I 표현에서 인용된 요소들 모두 I01 > I02 가 되게 한다.

(e)

다이오드 #1

300K로 유지된 실제 Si 다이오드에서 역방향 전류는 전형적으로 재결합-발생 전류 성분에 의해 결정된다.

식

식 6.44 τ0의 정의로 부터 τ0 ∝ 1/NT 을 알 수 있다(τn와 τp는 모두 1/NT에 비례한다). 단지 도핑이 두 다이오드에 다르고, NT는 같다. 그러므로 τ0는 두 다이오드 모두 같다. 그러나 (c)에서 부터 W1 > W2이다. 결과적으로, ∣IR-G1∣>∣IR-G2∣이다.

(f)

다이오드 #1

다이오드가 이상적인 동작 영역으로 순방향 바이어스 되었다고 가정하면, CD ∝ G0 ∝ (I + I0) ∝ I0 이다. G0 는 다이오드 저-주파수 컨덕턴스이다. 그러나, (d)로부터 I01 > I02 이다. 그러므로 CD1 > CD2 이다.

(g)

두 다이오드에서 똑같은 경우

ts에 대한 대략적인 해인 [식 8.8] 또는 더 자세한 해인 [식 8.9]를 사용하여, IF/IR 비와 τp ∝ 1/NT 가 두 다이오드 모두 같다면 ts1 = ts2 임을 알 수 있다. IF/IR 비는 문제 설명에서와 같음을 주의하여야 한다. 단지 ND 도핑이 다르고, NT와 그러므로 τp 는 두 다이오드 모두 같다고 추정된다.

문제 A3

(a) 그림

(b) (i) 주입된(injecting) 컬렉터의 효율을 이미터보다 훨씬 좋지 않고 αdc = γαT 는 그러므로 축퇴(degrade)된다. E-B 접합은 NE ≫ NB 이므로, 활성 모드 바이어스 아래에서의 베이스에서 이미터로의 전자 주입보다 더 큰 베이스로의 정공 주입을 갖는다. 반면에, NC < NB 이므로, “반대의(backward)”(반전된(inverted)) 동작에서 베이스에서 컬렉터로의 중요한 전자 주입을 일으킨다.

(ii) 증폭기로 사용될 때, 더 큰 공핍 영역은 역방향 바이어스 접합과 관련되어 있다. 활성 모드 아래서 역방향 바이어스된 C-B 접합에서, 대부분의 공핍 영역은 NB > NC 이기 때문에 컬렉터로 확장된다. 그러나, E-B 접합이 “반대의(backward)” 동작의 경우처럼 역방향 바이어스 될 때, 대부분의 E-B 공핍 영역은 NE ≫ NB 이기 때문에 베이스로 확장된다. 같은 바이어스 조건에 대한 W의 더 큰 변화가 반대의(backward) 동작에서 예상된다.

풀이 - B

문제 B1

(a) 공핍 근사화에서 다음의 간략화시키는 가정을 할 수 있다. ; (i) p와 n은 금속(metallurgical) 접합에 대한 -xp ≤ x ≤ xn 영역에서 ∣ND - NA∣보다 훨씬 작다. (ii) 다른 모든 곳에서 ρ = 0이다.

(b) 그림

(c)

식

식

식

(d) 1단계 : -xp ≤ x ≤ xn 공핍 영역에서 V(x)에 대해 풀어라.

식

2단계 : 알려지지 않은 xn, xp, 그리고 Vbi에 대한 두 방정식은 경계 조건, E(xn) = 0 그리고 V(xn) = Vbi - VA 을 사용하여 얻어진다. Vbi를 알면, 이 두 방정식은 주어진 VA로부터 xn, xp, 그리고 W = xn + xp 에 대해 풀 수 있다. 특별히 이 문제에서, 해는 수치적으로 얻어져야 한다.

3단계 : Vbi는 5.2.5 절의 선형 경사(linearly graded) 분석과 같은 과정을 통해 얻는다.

문제 B2

(a)

식

(b)

식

(c)

식

(d)

식

(e)

식

(f) 그림

(g) 아니다. 공핍 영역에 인접한 소수 캐리어의 저장은 없다.

(h) 아니다. 다시, 공핍 영역에 인접한 소수 캐리어의 저장은 없다.(이 디바이스는 전압 펄스를 인가하기에 앞서 이미 역방향 바이어스 되어 있다.

문제 B3

(a)

BJT #2

WB1 > WB2 이면, 같은 바이어스 조건에서 W1 > W2 이고

식

(b)

BJT #2

식

물리적으로, 좁은 베이스를 가로지르는 재결합에 대해 잃는 캐리어는 거의 없다.

(c)

BJT #2

γ1 < γ2 그리고 αT1 < αT2 이면, αdc = γαT 이므로 αdc1 < αdc2 이다. βdc = αdc/(1-αdc) 임을 주의하면, βdc2 > βdc1 임을 알 수 있다.

(d)

BJT #2

바이어스의 변화는 두 트랜지스터에서 같은 ΔW를 일으킨다. 그러나, W1 > W2이면, ΔW/W2 > ΔW/W1 이어서, BJT #2를 베이스 폭 조절에 더 민감하게 만든다.

(e)

BJT #1

WB1 > WB2이고 바이어스의 변화가 같은 ΔW를 일으키게 때문에, 활성 모드 바이어스 아래서 더 넓은 BJT #1을 완전히 공핍시키기 위해서 더 큰 인가 전압 VCB가 필요하다.

(f)

#1와 #2 모두

VCB0가 C-B 접합의 VBR과 같다. 애벌랜치 붕괴 전압은 접합 도핑이 같기 때문에 두 트랜지스터 모두 같아야 한다.

(g)

BJT #2

식(11.54)에 따라서, VCE0 = VCB0/(βdc + 1)1/m이다. 여기서 3 ≤ m ≤ 6 이다. 여기서, (c)의 답에서 알 수 있듯이, βdc < βdc이다. 그러므로, VCE01 > VCE02이다.

15. 전계 효과 개론 - The J-FET and MESFET

15.1 개론

역사적으로, 전계효과현상은 고체 트랜지스터의 1차적인 형태를 위한 기본이었다. 전계효과 트랜지스터는 쌍극성 접합 트랜지스터가 개발된지 20년 후에 개발되었다. 1920년대와 1930년대의 특허번호에 따르면, 미국의 J. E. Lilienfeld와 독일에서 근무한 O. Heil이 각각 독자적으로 그림 15.1에 보여진 형태의 트랜지스터 구조를 고안했다. 이 소자는 금속판에 인가된 전압이 아래에 깔려 있는 반도체 - 이 반도체는 옴접촉 A와 B사이에서 교대로 전류를 조절한다. - 의 컨덕턴스를 조절한다는 원리에 의해 작동된다. 반도체의 전도율이 반도체의 표면에 수직으로 인가된 전기장에 의해서 조절된다는 이 현상을 전계효과라고 한다.

그림 15.1  Lilienfeld 트랜지스터의 이상화

초기의 전계효과 트랜지스터 계획은 다소 시대에 앞선 생각이었다. 현대의 반도체 재료는 사용가능하지 않았고, 일반적으로 기술적인 미숙함이 오랫동안 전계효과 분야의 발전을 지연시켰다. 실질적인 성취는 다른 고체 소자들이 성공적으로 개발(1940년대 후반에서 1950년대 초기에 쌍극성 접합 트랜지스터가 개발)될 때까지 기다려야 했다. 최초의 전계효과 소자, 접합 전계효과 트랜지스터(J-FET), 는 1952년에 W. Shockley에 의해서 제안되고, 고안되어졌다. 실용적인 J-FET는 1953년에 Dacey와 Ross에 의해서 만들어졌다. 그림 15.2에 구조적으로 나와있는 것처럼(초기의 Dacey와 Ross의 출판물로부터 발췌), pn 접합이 Lilienfeld의 구조의 금속판을 대신하고, A와 B접촉이 소스와 드레인으로 알려졌고, 전계효과 전극이 게이트로 이름지어 졌다. J-FET에서는, 직접적으로 소스와 드레인 접촉 사이에서 반도체의 전도율을 조절하는 pn 접합부분이 공핍영역이다.

오늘날의 미소전자공학의 중요한 소자인, 금속-산화물-반도체 전계효과 트랜지스터(MOSFET)는 1960년대 초기가 되어서야 실질적으로 응용되었다. 이후의 개발노력으로, Fairchild Semiconductor와 RCA에 의해서 개발된 상업적인 MOSFET은 1964년 후반에 사용 가능하게 되었다. 그림 15.3은 초기의 Fairchild MOSFET을 설명하고 있는 1964년 응용 보고서의 표지에 있던 그림이다.

그림 15.2  접합 전계 효과 트랜지스터의 구조

1960년 후반부의 가장 큰 발명은 Dennard에 의해 개발된 랜덤 억세스 메모리(DRAM)에 사용되어지는 단일 트랜지스터 다이내믹 메모리 셀 이었다. DRAM(그림 15.4)은 축전소자(커패시터와 pn 접합)와 스위치로 사용되는 MOSFET이 결합되어 있는 집적회로이다. 최근의 논문에 수록된 다음의 인용문은 그것의 개발의 중요성과 영향에 대해서 잘 보여준다. “1-T DRAM셀은 이 지구상에서 가장 풍부한 인공적인 부품이다.”

그림 15.3 순방향 바이어스된 MOSFET의 단면도

그림 15.4 DRAM의 단면 구조.

이런 형태의 평면, 단일 커패시터는 16K-256K 메모리에 사용된다.

1970년대 초에 또 다른 중요한 전계효과 소자들인 charge-coupled device(CCD)가 개발되었다. 물리적으로, CCD는 분할된 게이트를 가진 MOSFET의 일종으로 볼 수도 있다. 그림 15.5에 나와 있는 것처럼 CCD 게이트를 잘 바이어스시킨 올바른 결합은 규칙적인 작동을 유도하거나, 표면채널을 통해서 소자의 출력부로 저장된 전하를 이동시킨다. 캠코더나 홈TV 카메라, 비디오 리코더에 들어있는 이미지검출 소자는 2차원적인 배열의 형태를 가진 게이트를 가진 CCD이다. 축적된 전하는 2차원 배열 게이트에 입사하는 광학적 이미지의 양에 비례해서 생산된다. 광학적 이미지의 전기적인 아날로그 신호는 연속적으로 출력부로 전달되고, 전기적인 신호로 변화된다.

그림 15.5 최초의 8개의 3상 요소와 입출력 게이트를 가진 축전소자와 다이오드.

(a)는 위에서 본 모습이고, (b)는 옆에서 구조적으로 본 모습

전계효과 소자들의 개발, 발명 그리고 발전은 오늘날에도 계속된다. 1980년대를 지나면서, complementary MOS 또는 CMOS는 두드러지게 선택적인 집적회로기술이 되었다. 그림 15.6은 CMOS회로, CMOS 인버터의 기본구조의 절단면을 보여준다. "complementary"의 뜻은 다른 MOS회로 기술들과는 달리, n-channel MOSFET(전자전류가 흐르는)과 p-channel MOSFET(정공전류가 흐르는)이 같은 칩 상에 제조된다는 뜻이다. 비록 CMOS가 낮은 전력소모율과 그 외의 다른 장점들 때문에 1980년대에 가장 중요한 위치를 차지했지만, 그 변화는 혁명적이었다. - 즉, CMOS는 결코 새로운 기술이 아니었다. 1960년대 초기에 CMOS는 Wanlass에 의해서 구상되었고 1972년에 LED 시계의 한 부분으로 대량 생산되었다.

CMOS의 사용이 계속적인 혁명적 변화를 예시했음에도 전계효과 소자의 개발과 발명이 계속되고 있다. 그림 15.7에 나와있는 변조도핑 전계효과 트랜지스터(MODFET)는 뛰어난 예이다. 비록 GaAs의 전자수송능력이 실리콘에 비해 뛰어날지라도, GaAs기술은 SiO2에 비해서 이체동형(Ga나 As가 포함하는)적인 절연체의 면에서는 부족하다. 게다가, GaAs 위의 다른 절연체의 침전물은 적당한 전기적 특성을 가진 소자를 만들어 내지는 못했다. 그러나 분자선 에피택시(MBE)같은 인공적인 증착기술의 탄생은 반도체 각각의 상층부에 다른 변조도핑층들을 성장할 수 있게 되었다. 그림 15.7에 나와있는 합금 반도체 AlGaAs는 GaAs보다 넓은 대역 폭을 가지고, 근본적으로 MODFET구조에서 절연체의 역할을 한다. 가장 빠른 3단자 반도체 소자로 생각되는 MODFET은 고주파영역에서 활용분야가 더 많아지고 있다.

그림 15.6 CMOS 인버터의 절단면의 모습

그림 15.7 기본적인 MODFET 구조의 투시도

5개의 장을 포함한 Part III에서는 전계효과 소자와 소자의 작동에 대해서 대충 소개하려고 한다. 전계효과군(群)에서의 중심 소자들은 독자들에게 어느 정도까지 적절한 용어, 개념, 모델과 분석적인 과정들을 보여줄 것이다. 이 장의 나머지 부분에서는 접합전계효과 트랜지스터(J-FET)와 MESFET(metel-semiconductor field effect transistor)과 관계된 것에 대해서 다룰 것이다. 이런 소자들은 Part II에 있는 접합소자들과 Part III의 후반부에 나와있는 순수한 접합 트랜지스터사이에 교량적인 역할로서 소개될 것이다. 그러나 일반적인 내용부분에 대해서 유연하게 다루기 위해서 후반부의 장들에서는 J-FET/MESFET에 대한 상세한 설명은 피하면서 혼자서도 이해가 가능하도록 했다. 16장과 17장은 MOS 구조와 소자의 특성에 대한 기본적인 내용을 다루었다. 2단자 MOS-커패시터 또는 MOS-C는 모든 MOS소자들 중에서 구조적으로 핵심이다. 16장에서 우리는 이상적인 MOS-C의 구조를 정의하고 정적상태에서 양적이면서 질적인 설명을 하고자 한다. 그리고 소자로부터 검출된 정전용량-전압의 특성을 검사할 것이다. MOSFET의 동작설명과 기본적인 트랜지스터 구성의 해석은 MOSFET은 17장에서 다룰 것이다. 마지막으로 18장과 19장에서는 MOS와 관련된 실질적인 정보에 대해서 다룰 것이다. 18장에서는 이상적인 것에서 벗어난 MOS의 특성과 효과에 대해서 다루며, “읽기만 하면 되는” 19장에서는 MOSFET내부의 미세영역에서의 효과에 대해서 다룰 것이다. 또한 19장에서는 변형되거나 개발된 FET구조에 대해서 간단하게 다룰 것이다.

15.2 J-FET

15.2.1 개론

앞장에서 언급했듯이, 접합전계효과 트랜지스터(J-FET)는 1952년에 W. Shokley에 의해서 고안되고, 분석되어졌다. 그림 15.8에 기본적인 소자의 구조가 잘 나타나 있다. J-FET에서는 게이트 전압의 적용이 공핍영역의 넓이와 반도체 표면에 수직으로 인가되는 전계를 변화시킨다. 공핍영역의 넓이의 변화는 소스와 드레인의 옴 접촉사이에 컨덕턴스를 조절한다.

그림 15.8 기본적인 J-FET의 절단면

J-FET은 근본적으로 쌍극성 접합 트랜지스터와 구분하기 위해, 그리고 이 소자를 작동시키는 과정에서 한 종류의 캐리어만 관련되는 것을 강조하기 위해 단극성 트랜지스터라 불린다. 본질적으로, 그림 15.8에서, 트랜지스터의 일반적인 동작은 n-지역에서 소스로부터 드레인으로 흐르는 전자의 흐름으로 묘사될 수 있다. 소스(S) 전극이란 이름은 전류에 제공되는 캐리어들이 외부회로에서부터 소스전극을 통해서 반도체로 들어오는 사실에 기인한다. 캐리어들은 드레인(D) 전극을 통해서 반도체를 떠난다는 표현을 쓴다. 또는, 반도체로부터 배출된다고 한다. 게이트란 이름은 그것의 제어작용이나 게이트 작용 때문에 그렇게 붙여졌다. 그림 15.9에 나와 있는 현대적인 J-FET은 비록 다소 외부형태가 변형되었지만, 기능적인 측면에서 원래의 Shockley 구조와 비슷하다.

그림 15.9 현대적인 에피층 J-FET의 투시도

15.2.2 동작의 정성적 이론

J-FET 작동의 기본적인 원리를 알기 위해서, 우리는 일반적인 바이어스 상태를 가정하고 그림 15.8의 대칭적인, 다소는 이상적인 Shockley 구조를 다룰 것이다. 주어진 소스와 드레인 사이의 n-형 영역에서, 그림 15.10에 나와있는 것처럼, 상부와 하부의 게이트들이 함께 VG[eqn: <=] 0, VD[eqn: >=] 0으로 연결되었을 때, J-FET이 일반적인 동작환경을 나타낸다. VG[eqn: <=] 0일 때, pn 접합이 항상 0이거나 역바이어스된다. 또한 VD[eqn: >=] 0일 때는 n-영역의 전자들이 소스로부터 드레인으로 이동한다. 여기서 우리는 대칭적으로 터미널 전압을 변화시키고, 소자 내부에서 어떤 일이 일어날지를 검사할 것이다.

그림 15.10 소자의 구조와 정성적인 해석에 의한 바이어스 상태의 설명

우선 게이트 단자가 접지 되고(VG = 0), 드레인의 전압이 VD = 0에서부터 미세한 단계별로 증가된다고 생각해보자.  VD = 0에서(VG는 항상 0이다.) 이 소자는 열적 평형상태가 되고, 이 소자의 거의 모든 부분이 p+-n 접합의 상부와 하부에 대해 공핍영역이다.(그림 15.11을 보라.) 물론, 공핍영역은 주로 소자의 중앙에 적게 도핑된 n-영역으로 확장된다. VD의 전압을 조금씩 증가시키면, 그림 15.11(b)의 그림 같은 상황이 나타난다. 전류, ID,는 두 개의 p+-n 접합사이에 끼어있는 공핍 되지 않은 n-영역을 따라서 드레인으로 흘러간다. 작은 VD에 대해서, 채널은 단순한 저항처럼 동작한다. 그리고 VD와 ID의 관계는 선형적이다. (그림 15.12a를 보라.)

그림 15.11 VG = 0일 때의 J-FET 동작의 다양한 상태들의 모습

(a) 평형 (VD = 0, VG = 0); (b) 작은 VD의 바이어스; (c) 임의의 VD = 5에 대

한 채널의 전압강하; (d) 적당한 VD 바이어스하에서 좁아지는 채널;

(e) 핀치-오프; (f) 포스트핀치-오프(VD > VDsat)

그림 15.12 ID-VD 특성의 일반적인 형태.

(a) 선형적인 간단한 저항, 매우 작은 드레인 전압에 대한 변화

(b) 채널이 좁아짐에 따라서 생기는 적당한 드레인 바이어스의

(c) VDsat을 초과한 드레인 전압의 핀치-오프와 포화현상

VD가 수십 볼트 정도로 증가될 때, 이 소자는 전형적으로 새로운 동작상태를 나타내게 된다. 더 낳은 결과를 얻기 위해서, 그림 15.11(c)에 나와있는 것처럼 드레인 단자에 임의로 선택된 5V의 전압이 존재한다고 가정하자. 소스가 접지되어 있기 때문에, 차례대로 채널의 어떤 부분에서든지 소스에서 드레인으로 나아가면 전압이 1, 2, 3, 그리고 4V의 값을 가질 것이다. 그러나 p+-n  접합의 p+부분들이 0의 바이어스 상태를 나타낼 것이다. 결과적으로, 드레인에 인가된 바이어스는 간접적으로 게이트 접합에 역바이어스와 접합 공핍영역의 넓이의 증가를 유도한다. 게다가, 상부와 하부의 공핍영역은 소스에서 드레인으로 갈수록 점차적으로 넓혀질 것이다.(그림 15.11d를 참고하라.) 채널영역(도핑되지 않은 n-영역)을 여전히 단순한 하나의 저항으로 생각한다면, 우리는 전도 영역의 손실이 소스-드레인의 저항을 증가시키고, 드레인 전압에서의 변화를 일으키는 [eqn: DELTA]ID를 감소시킨다고 볼 수 있을 것이다. 이것은 그림 15.12(b)에 자세하게 나와 있다. ID-VD 특성의 기울기는 채널이 좁아지는 효과 때문에 더 큰 드레인 바이어스에서 감소한다.

드레인 전압을 계속해서 증가시키면 채널은 점점 더 좁아져서(특별히 드레인에 근처에서) 그림 15.11(e)에 나와 있는 것처럼 드레인에 근접한 부분에서는 상하부의 공핍영역 사이에 접촉이 발생한다. 상하부의 공핍영역이 접촉한 채널의 전체 공핍영역은 중요한 상태를 나타내며, 이것을 “pinch-off”라고 부른다. 채널이 소자 내부에서 핀치-오프가 되면, ID-VD 특성의 기울기는 거의 0이 된다. (그림 15.12c를 참고하라.) 그리고 핀치-오프 지점의 드레인 바이어스는 VDsat라고 한다. 드레인 바이어스에서 VDsat이 과도하면 ID-VD의 특성은 포화가 된다. 즉, IDsat의 값에서 상수로 존재한다.

앞의 문단에서 아무 설명 없이 기술된 내용은 전체적으로 사실이다. ID-VD 특성은 채널이        되면 기울기가 없어지거나, 또는 포화된다. 그러나, 언뜻 보면 이 사실은 물리적인 직관과 모순되는 것 같이 보인다. 핀치-오프가 전체적으로 채널에 흐르는 모든 전류를 제거하면 안되는가? 어떻게 VDsat를 넘어선 VD전압이 드레인 전류에 근본적으로 아무 영향을 주지 않는다는 사실을 설명할 수 있는가?

첫 번째 질문에 대한 대답으로, 핀치-오프에서 ID가 0에 근접 하다고 생각해보자. 만약 ID가 0이라면, 채널의 어떤 지점에서도 전류가 0일 것이며, 채널에서의 전압강하가, VD = 0일 때 모든 지점에서 0이듯이 마찬가지일 것이다. 만약 채널의 전압이 모든 곳에서 0이라면, pn접합은 0으로 바이어스될 것이고, 핀치-오프된 채널의 초기 가정에 완전히 모순되게 채널은 소스에서 드레인으로 완전히 개방회로일 것이다. 즉, 전류는 J-FET에서 핀치-오프상태를 유도하고 유지하기 위해 흐를 것이다. 아마도 핀치-오프 상태를 이해하는데 종종 겪는 개념적 어려움은 공핍영역을 통과해서 흐르는 큰 전류의 필요성에 대한 것이다. 공핍영역이 완전히 캐리어가 비어 있는 상태가 아니라는 것을 기억하라. 단지, 캐리어의 개수가 배후의 도핑된 지역에 비해서 작다는 것이며, ～1012/㎤ 정도의 밀도일 것이다. 게다가, 공핍영역을 흐르는 큰 전류의 흐름은 고체-상태 소자에서 이상한 것이 아니다. 예를 들면, 큰 전류는 순방향으로 바이어스된 다이오드 내부의 공핍영역에도 존재하며, 쌍극성 접합 트랜지스터의 공핍영역에도 존재한다.

드레인 바이어스에서 VDsat을 초과했을 때, ID의 포화에 대해서, 아주 간단하게 물리적으로 설명할 수 있다. 드레인 바이어스가 VDsat 이상으로 증가했을 때, 채널의 핀치-오프 부분이 공핍영역쪽으로 ΔL만큼 확장된다. 그림 15.11(f)에 나와 있는 것처럼, ΔL 영역의 드레인 쪽 전압은 VD이며, 소스 쪽 전압은 VDsat이다. 즉, VDsat을 초과해서 드레인에 인가된 전압,VD-VDsat,은 채널의 공핍영역에서 강하된다. 이제, ΔL ≪ L이라 가정하면, 일반적으로, 소자의 소스-핀치-오프 영역은 형태에서 동일하게 되며, 전압이 포화의 시작점과 끝점(0과 VDsat)이 같게 된다. 만약 도전영역의 형태와 이 영역에 인가된 전압에 변화가 없다면, 이 영역을 흐르는 전류는 변하면 안된다. 이것은 포스트-핀치-오프에 대한 드레인 전류의 불변성을 설명해 준다. [자연적으로, 만약 ΔL이 L에 비교될 정도라면, 같은 전압강하(VDsat)가 더 짧은 채널부분(L-ΔL)에 나타날 것이며, 포스트핀치-오프 ID는 VD > VDsat을 증가시킴에 따라 눈에 띄게 증가한다. 이 현상은 특별히 짧은 채널(small L) 소자에 두드러진다.)

ID-VD특성의 포화를 설명하는 또 다른 접근 방법은 일상 생활에서와 비슷한 상황을 사용하는 것이다. 즉, 폭포를 사용하는 것이다. 폭포에서 물의 흐름속도는 폭포의 높이에 의해서 제어되는 것이 아니라, 급류를 따라서 폭포까지 도달되는 속도에 의해서이다. 따라서, 그림 15.13에서 처럼 비슷한 급류부분과 두 개의 폭포의 하단부에서의 물의 흐름 속도가 비록 높이가 다르더라도, 같다고 가정하자. 급류부분은 J-FET에서 채널의 소스측과 비슷하며, 폭포부분은 채널의 드레인 말단부에 있는 핀치-오프된 ΔL과 비슷하며, 폭포의 높이는 ΔL의 VD-VDsat 전압강하와 비슷하다.

그림 15.13 폭포 이론

따라서 우리는 VG = 0일 때, VD와 관련해서 예상되는 ID의 변화를 확인할 수 있다. 이 토론을 마치기 위해서, 우리는 VG < 0일 때, J-FET의 동작을 검사할 필요가 있다. VG < 0에서의 동작은 세 부분 정도의 차이를 빼고는 VG = 0일 때의 동작과 비슷하다. 첫째, 만약 VG < 0이면, p+-n접합의 상부와 하부가 비록 VD = 0이라도 역방향 바이어스가 된다. 접합부의 역방향 바이어스는 공핍영역의 폭을 넓히고, 채널에 있는 VD = 0의 폭을 줄인다. 결과적으로, 채널의 저항이 주어진 VD값에서 증가하고, ID-VD 특성의 선형적인 부분은 VG < 0일 때 완만한 기울기를 보인다.(그림 15.14a 를 참고하라.) 둘째로, 채널의 폭이 VD = 0일 때 더 좁아지기 때문에, 채널은 더 작은 드레인 바이어스에 대해서 핀치-오프된다. 따라서, 그림 15.14(b)에서 처럼, VG < 0일 때의 VDsat과 IDsat은 VG = 0일 때의 VDsat과 IDsat보다 작다. 마지막으로, 충분히 큰 음의 VG 바이어스에 대해서 비록 VD = 0이더라도 채널을 공핍화시킬 수 있다.(그림 15.14c를 보라.) 게이트 전압이 VD를 0으로 맞추면서 전체 채널을 공핍화시키는 게이트 바이어스(즉, VG = VP)를 핀치-오프 게이트 전압이라고 한다. VG [eqn: <=] VP에 대해서, 드레인 전류는 모든 드레인 바이어스에 대해서 0이다.

15.2.3 정량적인 ID-VD 관계

Wanted : 터미날 전압으로서의 드레인 전류에 대한 정량적인 표현; 즉, ID = ID(VD,VG).

소자에 대한 설명 : 정확한 소자 구조, 특징, 그리고 가상의 좌표들이 그림 15.15에 나와 있다. y축은 아랫방향으로 소스로부터 드레인으로 향하고, x축은 p+-n 금속접합에 수직으로 위치하고 있으며, L은 채널의 길이이고, Z는 p+-n 접합의 측면 폭이며, 2a는 상부와 하부의 금속접합의 거리를 뜻한다. y = 0과 y = L에서는 상대적으로 소스와 드레인과의 접촉이 제거되어있다. V(y)는 전위차를 뜻하며, W(y) = Wtop(y) = Wbottom(y)는 채널에서 임의의 y에 대한 접합공핍폭이다. W(y)는 접합의 p+-n특성 때문에 거의 n-영역에 놓여 있다.

그림 15.14  VG < 0일 때의 ID-VD 특성의 변화

(a) 작은 드레인 전압에 대한 특성 곡선의 선형 기울기의 감소

(b) 포화 전류와 포화 드레인 전압의 감소

(c) 게이트 핀치-오프

기본 가정 : (1) 접합부는 p+-n접합이고, n-영역은 ND의 농도로 균일하게 도핑되어 있다. (2) 소자는 그림 15.15에 나타난 것처럼 구조적으로 x = a에 대칭이고 그 대칭은 소자를 상부와 하부의 게이트에 같은 크기의 VG를 인가함으로써 유지된다. (3) 전류의 흐름은 n-영역의 비공핍영역에 대해서 제한되고, y-방향으로 향한다. (4) W(y)는 p+-n접합의 붕괴(파괴)없이도 적어도 a정도의 폭으로 넓혀질 수 있다.(우리는 은연중에 이것을 정성적인 토론의 경우로 가정했다.) (5) 소수부터 y = 0까지의 전압강하와 y = L부터 드레인까지의 전압강하는 무시한다. (6) L ≫ a.

그림 15.15 정량적인 해석에서 가정된 소자의 구조, 특징과 좌표계

(a) 전체적인 그림  (b) 채널영역의 확장도

드레인 전압과 게이트 전압이 핀치-오프 이하이면, 즉, 0[eqn: <=]VD[eqn: <=]VDsat이고 0[eqn: >=]VG[eqn: >=]VP이면, 이상적인 ID-VD 관계의 변화는 다음과 같다. ; 일반적으로 우리는 다음과 같이 쓸 수 있다.

식 (15.1)

도전채널 사이에서 n[eqn: SIMEQ]ND와 전류는 거의 모두 y방향으로 흘러간다. 게다가, n[eqn: SIMEQ]ND일 때, 전류( qDN▽n )의 확산요소는 상대적으로 작아야 한다. 식 15.1에 언급된 식은 다음과 같이 간략화 될 수 있다.

식 (15.2)

소자내에는 캐리어를 흡수하거나, 캐리어 소스가 없기 때문에, 채널 내부의 단면을 따라서 흐르는 전류의 흐름은 ID와 같아야 한다. 따라서, 임의의 y지점에서 도전 채널의 단면에 존재하는 전류밀도를 증가시키면 다음의 식이 유도된다.

식 (15.3a)

식 (15.3b)

여기서 음의 부호는 ID가 -y방향에서 양으로 정의되었기 때문에 ID에 대한 일반적인 식에서 나타난다. 이 소자의 구조가 x = a에 대해서 대칭이라는 사실 때문에 사용된다.

ID가 y에 대해서 독립적이라는 사실을 기억한다면, 우리는 채널의 길이에 대해 ID를 집적시키면 식(15.3b)를 좀 더 유용한 형태의 식으로 바꿀 수 있다. 특히,

식 (15.4)

또는

식 (15.5)

좀 더 진행시키기 위해, 우리는 V의 함수로서 W에 대한 분석적인 표현이 필요하다. J-FET내부의 정전기적인 문제는 실제로 2차원적인 문제라는 것을 인식해야 한다. V함수로된 W에 대한 정확한 수식을 구하려면 정전기적 변수의 x와 y의 변화를 고려한 Poisson 방정식의 해를 구하는 것이 필수적이다. 다행히도, L ≪ a에 대해서는, J-FET의 공핍영역에서 정전기적 변수들(전위차, 전계, 전하밀도 등)의 y-방향 의존도가 같은 변수들의 x-방향 의존도에 비해 좀 더 완만한 위치함수의 형태를 보인다. 이런 특성 때문에 우리는 점진적 채널 근사를 사용할 수 있다. 이 가정은 전계효과 소자들을 해석하는 데 종종 마주칠 것이다. 특별히, dEy/dy는 FET의 공핍영역에서의 정전기적 변수들에 대한 Poisson의 방정식을 푸는 데 무시된다. 근본적으로, 각각 채널의 y값에 대해서는 1차원적인 x-방향의 해가 구해질 것이다.

고려중인 문제에 대해서, 점진적 채널 근사를 한다는 것은 우리가 5.2절에서 구한 일자원적인 수식인 식 (5.38)을 사용할 때, 모든 y점에 대해서 W를 근사화 할 수 있다는 뜻이다. 따라서, 주어진 p+-n접합에 대해서,

식(15.6)

이다. 여기서, 식 15.15(b)로 부터 명백한 것 처럼, VA = VG -V(y)는 주어진 y지점 양단에 인가된 전압강하를 뜻한다. VD = 0(V = 0)이고 VG = VP일 때, W→a라는 것을 알면 앞으로 편리할 것이다. 따라서, 식 (15.6)으로 치환하면 다음의 식이 구해진다.

식(15.7)

이고,

식(15.8)

이다.

결과적으로, 식(15.8)로 부터 W(V)/a를 식(15.5)에 치환하고 적분을 실행하면 다음의 식을 얻을 수 있다.

식(15.9)

식(15.9)는 G0 [eqn: ==] 2qZμnNDa/L로 정의함으로써 간단하게 할 수 있다; 여기서, G0는 공핍영역이 없을 때의 채널 전도율(conductance)이다. 우리는 중요한 매개변수 의존성을 명백히 하기 위해 본문의 수식들에서 2qZμnNDa/L을 구했다.

앞에서 구한 유도, 특히 식(15.9)는 단지 핀치-오프 상태에서만 적용된다는 것을 기억해야 한다. 실제로, 주어진 VG에 대한 계산된 ID - VD특성은 만약 VDsat을 초과한 VD가 우연히 식(15.9)에 치환된다면 감소하기 시작할 것이다. 그러나, 정성적인 논의에서 지적된 것처럼, VD가 VDsat을 초과하면 ID는 대략 상수일 것이다. 따라서, 1차식에서 특성의 핀치-오프 후반부는 다음과 같이 간단히 변형하면 쉽게 모델화시킬 수 있다.

식(15.10a)

또는,

식(15.10b)

이다.

IDsat의 관계는, V(L) = VDsat으로 될 때, 채널의 드레인 말단부에서의 핀치-오프가 W → a로 된다는 것을 알면 간단해진다. 따라서, 식(15.6)으로 부터

식(15.11)

을 구할 수 있다.

식(15.7)과 (15.11)을 비교하면, 우리는 다음과 같이 결론내릴 수 있다.

식(15.12)

식(15.13)

식 (15.9)와 (15.13)을 이용해서 계산된 이론적인 ID - VD 특성은 그림 15.16에 나와 있다. 비교하기 위한 실험적인 특성의 그림이 그림 15.17에 나와 있다. 일반적으로 말해서, 이 이론은 실험 관찰을 모델링 하는데 적당한 작업이다. 실험과 이론 사이의 다소 개선된 절충점은 소자의 활성 채널(active channel)과 소스/드레인 접촉 사이에 있는 영역에서 무시한 전압강하를 다시 살리면 가능하다.(그림 15.18을 보라.) 예제 15.3은 소스와 드레인 저항이 고려될 때 요구되는 이론수정(교정)에 대해서 고찰하는 것이다. 결과적으로, 포화상태에서 대부분의 J-FET 특성은 간단한 관계로서 다음과 같이 모델화 될 수 있다.

식(15.14)

비록 식(15.13)과 판이하게 다르게 보이지만, 식(15.14)에서 경험적으로 구한 “제곱법칙” 관계는 비슷한 산술적 결과를 유도하고, J-FET이 “블랙박스”로 되어 있는 1차 회로의 계산을 구하는데 사용하는 것이 더 쉽다. 반면에, 식(15.13)은 만약 J-FET이 온도, 채널 도핑, 또는 다른 중요한 소자 수치들에 대해 얼마나 민감한가를 검사하고자 한다면 반드시 필요하다.

그림 15.16  Vbi = 1V, VP = -2.5V, ID0 = IDsat/VG = 0이라고 가정했을 때,

일반화된 이론적인 ID - VD

그림 15.17  간단한 실험적인 ID - VD특성(이 특성은 TI2N3823 n-채널 J-FET으로부터 구했다.)

그림 15.18  활성 채널의 말단부와 소스/드레인 단자 사이의 반도체 영역의 저항을 포함한 변형된 J-FET의 그림

예제 15.1

문제 : n-채널 Si J-FET의 채널이 ND = 1016/㎤로 도핑되었다. 실내온도에서 실험한다고 가정하고, J-FET을 구성하는 데 사용된 최대의 접합-접합의 절반너비(half-width : a)를 구하라.

풀이 : J-FET의 pn접합이 항복전압으로 바이어스되었을 때의 공핍영역폭을 WBR이라고 하자. J-FET이 포화상태를 나타내기 위해서는, a [eqn: <=] WBR이어야 한다. 그림 6.11에서 보았던 것처럼, 주어진 ND =1016/㎤ p+-n접합에서 VBR[eqn: SIMEQ] 55이어야 한다. 또한 5.1.4절의 예제 5.1과 관련된 그림에 언급된 것처럼 Vbi = 0.92V이어야 한다. 따라서,

amax =

(C)예제 15.2

문제 : 현상학적 관계(식 15.13)과 제곱법칙관계(식 15.14)를 이용해서 IDsat / ID0 대 VG / VP를 비교한 그래프를 그려라. Vbi = 0V, VP = -2.5V 또는, Vbi / VP = -0.4V로 가정하라. Vbi / VP 의 비에 대해 비교가 어떻게 변하는가?

풀이 : 식(15.13)에서 VG = 0V로 치환하면 다음과 같이 된다.

ID0 =

따라서, 현상학적인 이론은 다음과 같이 된다.(몇번의 과정을 생략)

제곱법칙의 관계에 따르면,

이다.

두 개의 IDsat / ID0 관계 그래프와 이것을 구하기 위해 사용된 MATLAB 프로그램은 아래에 나와 있다. 주어진 함수의 형태가 다름에도 불구하고, 그래프의 모양이 비슷하다. 컴퓨터 프로그램에서 z [eqn: ==] Vbi / VP로 바꾸면, ｜Vbi / VP｜가 증가함에 따라 그래프가 더욱 개선된 모습을 보일 것이다.

MATLAB 프로그램

예제 15.3

문제 : 활성 채널 말단부의 소스저항과 드레인저항(그림 15.18의 RS와 RD)이 식 (15.9), (15.12)와 (15.13)에서 VD를 VD - ID(RS+RD) 로 VG를 VG - IDRS로 치환함으로써 나타남을 보여라.

풀이 : 채널 말단부에 전압강하가 일어날 때, y = 0과 y = L에서의 채널 전압은 V(0) = IDRS이고, V(L) = VD - IDRS이다. 식(15.4)에 바뀐 전압으로 치환하고 식(15.5)를 바꾸면, 우리는 다음과 같은 식을 얻을 수 있다.

식(15.5')

식(15.8)의 W(V)/a에 관한 수식은 변하지 않고 남아있기 때문에, 식(15.5')에 있는 적분은 이미 구해진 것이다. 그 적분은 다음과 같다.

식(15.9')

이제 식(15.12)를 변형시켜 보겠다. 우리는 VD = VDsat일 때, W → a이며, V(L) = VDsat - IDsatRD라는 것을 알고 있다. 식(15.6)으로 부터 다음을 구할 수 있다.

식(15.11')

그런데,

식(15.7)

이며, 확실히

식(15.12')

임을 알 수 있다.

마지막으로, 식(15.9')에서 VD = VDsat으로, ID = IDsat으로 놓으면, 식(15.12')를 사용해서 결과를 단순화 시킬 수 있다. 따라서,

식(15.13')

이다.

식(15.9), (15.12)와 (15.13)에서 VD를 VD - ID(RS+RD)로 치환하고 VG를 VG - IDRS로 치환하면, 식(15.9'), (15.12')와 (15.13')를 구할 수 있다는 것을 알아야 한다.

앞의 결과들에 대해서 약간의 설명이 필요하다. 첫째, 최초의 방정식은 VD와 VG에 대한       닫힌 형태의 함수로서 ID와 IDsat에 대해서 풀지 못한다. 그럼에도 불구하고, 산술적인 반복작업을 통해서 수정된 전류-전압 특성을 계산하는 데는 사용될 수 있다. 둘째, 이 문제는 (i) 식(15.5')의 적분 변수를 V' = V - IDRS로 바꿈으로써, (ii) 보편적인 같은 형태를 취하기 위해 식(15.5)의 원래 식과 변형된 식을 사용함으로써, 완전히 마무리할 수 있었다. 그러나, 변수를 치환해서 문제에 접근하는 방법은 좋은 방법이 되지 못한다.

15.2.4. a.c 응답

J-FET 소신호 등가회로로 표현되는, J-FET의 a.c 웅답은 그림 15.19(a)에 나와 있는 2단자 회로망(two-port network)를 사용함으로써 쉽게 구할 수 있다. 처음에 우리는 축전효과가 무시될 수 있는 저주파 대역에서만 동작시키겠다.

우선 소자의 입력부를 생각해보자. 일반적인 d.c. 바이어스하에서, 게이트와 소스의 입력부는 구조의 내부에서 역방향 다이오드를 통해 연결되어 있다. 그러나, 역방향 바이어스된 다이오드는 저주파에서 개방회로처럼 작동한다. 따라서, J-FET의 입력부를 개방회로로 모델화하는 것은 일반적인 방법이다.

그림 15.19   (a) 두단자회로망으로 본 J-FET

(b) 저주파에서의 J-FET의 a.c. 응답 특성을 보여주는 소신호 등가회로

(c) 고주파에서의 J-FET의 a.c. 응답 특성을 보여주는 소신호 등가회로

출력부에서 d.c. 드레인 전류는 항상 VD와 VG의 함수로 나타난다; 즉, ID = ID(VD,VG). a.c 드레인 전위차(vd)와 게이트 전위차(vg)가 d.c. 드레인 전압(VD)과 게이트 전압(VG)에 각각 더해질 때, 소자를 가로지르는 드레인 전류는 ID(VD,VG) + id로 변형된다. 여기서 id는 드레인 전류의 a..c. 부분이다. 만약 소자가 저주파의 경우로 여겨지는 준안정상태의 전위차에서 a.c.변화를 따른다면, 우리는 다음과 같이 말할 수 있다.

식(15.15a)

이고

식(15.15b)

이다.

식(15.15b)의 오른쪽 부분에서 첫째항을 d.c. 작동점에 대해서 테일러 급수전개를 하고, 1차항만을 취한다면(여기서 고차항은 무시한다.), 우리는 다음의 식을 얻을 수 있다.

식(15.16)

그래서 우리는

식(15.17)

라는 것을 알 수 있다.

식(15.17b)의 편미분이 전도율(conductance)이라는 것을 알 수 있다.

식(15.18a)

식(15.18b)

를 정의하면, 우리는 다음과 같이 쓸 수 있다.

식(15.19)

식(15.19)는 드레인 단자에 대한 a.c. 전류의 노드 방정식(node equation)으로 볼 수 있으며, 검사를 통해서, 그림 15.19(b)에 나와 있는 회로의 출력부로 유도된다. 앞에서 결론지었던 것처럼, 게이트-소스 또는 소자의 입력부가 간단한 개방회로이기 때문에, 그림 15.19(b)는 J-FET의 저주파 a.c. 응답을 나타내는 이상적인 소신호 등가회로이다.

표 15.1  J-FET의 소신호 파라미터.

표에 나와있는 것들은 식(15.9)와 (15.13)을 직접 미분해서 얻은 것이다. G0 [eqn: ==] 2qZμnNDa/L

전계효과 트랜지스터를 모델화 할 때, gm 파라미터는 이전의 BJT 분석에서 마주쳤던, 이득 파라미터(α와 β)들과 비슷한 역할을 한다. 이것의 이름이 암시하듯이, gd는 소자의 출력 어드미턴스나 소스와 드레인 사이의 채널의 전도율로 이해하면 된다. 식(15.18)을 사용해서, 식(15.9)와 (15.13)을 직접 미분해서 얻을 수 있는 gd와 gm의 관계는 표 15.1에 나와 있다. 표15.1에서 소자가 포화상태에서 동작할 때 gd = 0이라는 결과는 VD [eqn: >=] VDsat일 때, ID - VD 특성에서 이론적으로 수평이라는 사실과 일치한다는 것을 알아야 한다.

고주파에서 실질적인 응용을 할 때 자주 마주치는 문제가 있는데, 그림 15.19(b) 회로에 나타나듯이 게이트와 드레인/소스 사이의 정전결합(capacitive coupling)을 고려하도록 바꾸어주어야 한다는 것이다. pn접합이기 때문에 J-FET의 게이트 접합은 일반적으로 그림 7.2에 나타난것과 비슷한 소신호 등가회로로 표현된다. 그러나, J-FET의 게이트 접합은 일반적으로 역방향 바이어스 되어있기 때문에, 접합의 어드미턴스(admmitance)는 공핍영역의 정전용량으로 적절히 표현된다. 이 정전용량(capacitance)은 게이트와 소스사이에서, 그리고 게이트와 드레인 사이에서 각각 연결되어야 한다. 고주파 등가회로의 결과는 그림 15.19(c)에 잘 나와있다.

예제 15.4

0 문제 : 그림 15.19(b)의 저주파 등가회로를 이용해서, J-FET이 포화 바이어스(saturation bias)되었다고 가정한다면, 활동채널의 말단부에 있는 소스와 드레인 저항이 감소된 효과적인 트랜스컨덕턴스를 발생시킴을 보여라.

gm' =

풀이 : 포화상태에서, gd → 0이다. 그림 15.19(b)에서 gd를 개방하고, 적당한 노드에 RS와 RD를 추가하면 그림 E15.4에 나와있는 것처럼 동작하는 등가회로가 구성된다. 그림 E15.4로부터 유추해내면,

id =

따라서

id =

여기서

gm' =

이다.

만약 gd = 0이라면, RD가 전달 전도율(transconductance)에 영향을 미치지 않는다는 것은 흥미있는 일이다. 반면에, RS는 만약 gmRS가 1과 비슷하다면, J-FET의 전달 전도율(transconductance)를 감소시킬 것이다.

그림 E15.4

15.3 MESFET

15.3.1 개론

MS(schottky) 다이오드와 pn 접합 다이오드의 유사함은 14장에서 보였다. 특별히, 인가된 전압에 따라서 달라지는 공핍영역은 증폭역할의 MS접촉부 아래에 형성된다. 따라서, 전계효과 트랜지스터가 증폭역할의 금속-반도체 게이트를 구성할 수 있다는 것은 놀랄 일이 아니다. 그림 15.20에 단순화된 GaAs MESFET의 그림과 소자의 이상적인 단면도가 나와 있다.

그림 15.20 MESFET (a) 단순화된 GaAs MESFET의 개략도

(b) 이상적인 MESFET의 단면도(단일 게이트 구조에서 n-영역의 두께는 a로 놓는다.)

그림 15.20에서 언급한 것처럼, 상업적으로 제조되는 MESFET은 GaAs를 바탕으로 한 n-채널 구조를 가진다. MESFET은 주로 고주파 영역에서 많이 쓰이는 데, 그 이유는 GaAs가 Si보다 전자의 흐름에 있어서 뛰어나기 때문이다. 역사적으로, 뛰어난 특성을 가진 금속-절연체-GaAs FET을 제조하는 것이 어려웠다. MESFET의 제조기술은 대용품으로 개발되었고, 지금은 GaAs 제조 기술들 중에서 가장 발달한 분야이다. GaAs MESFET은 통합(단일)극초단파 집적회로(monolithic microwave integrated circuit : MMIC)의 핵심이며, 5GHz이상의 주파수 대역에서 사용되는 증폭기나 오실레이터(oscillator)에 사용될 때는 불연속소자로서 쓰인다.

MESFET에는 두가지의 기본형태가 있다. - 공핍모드(D-MESFET)와 강화모드(E-MESFET)가 있다. 두가지 형태의 MESFET의 절단면이 그림 15.21에 나와 있다. 이전에 언급한 J-EFT과 비슷하지만, D-MESFET의 게이트에 인가된 바이어스가 보조게이트영역을 더 공핍화시키고, 채널의 컨덕턴스를 감소시킨다. 반면에, E-MESFET은 금속-반도체 접합부에 걸리는 전압이 채널을 충분히 공핍화 할 수 있도록 제조된다. 공핍영역의 폭을 줄이고, 채널전류를 얻기 위해서 E-MESFET에는 순방향바이어스가 걸려야 한다. MMIC를 포함한 아날로그 회로만 있어서 장점을 가지며, D-MESFET만을 사용할 수 있다. 디지털 논리 회로들은 D-MESFET과 E-MESFET으로 구성된다.

매우 극단적인 짧은 채널길이를 가진 소자들을 만들려면 고주파가 필요하다는 것을 알아야 한다. 시판되는 소자들의 게이트 길이나 활성채널의 길이는 대개 1㎛이하이다. 예를 들어, 1993년 휴렛-팩커드(Hewlett-Packard) 통신용소자 카탈로그에 나와있는 분리(discrete) GaAs MESFET은 일반적으로 0.25㎛의 게이트 길이를 가지는 것으로 나와 있다.

15.3.2 단채널(Short-Channel)에 대한 연구

MESFET과 J-FET의 구조적인 비슷함을 비교할 때, J-FET의 특성인 ID - VD이론은 만약 유도 적인 가정만 만족시켜준다면, 조금만 변형시키면 MESFET에서도 적용될 수 있다. 불행하게도, 그런 가정들 중에 어떤것들은 전형적인 단채널 MESFET에서는 적용이 의문시된다. 그중 한가지로, L[eqn: >>]a라는 가정과 점진적 채널 근사에 대해서는 생각을 해 봐야 한다. 둘째로, FET채널에서 전기장은 캐리어 표동속도가 vd =  μ0Ey가 되도록 충분히 낮은 것으로 가정되었다. 여기서 ｜μ0｜는 일반적인 저전계의 운동성이다. 그러나, 만약 VD = 1V의 드레인 전압이 L = 1㎛의 채널길이 양단에 인가된다면, 채널의 전기장의 평균세기는 ｜Ey｜ = VD/L = 104 V/cm이다. ｜Ey｜채널을 따라서 드레인쪽으로 갈수록 증가하기 때문에, 드레인 가까운 곳에서의 전계의 세기는 앞에서 말한 평균보다 더 클 것이다. Part I의 그림 3.4에서 Si내의 전자표동속도를 구하는 것은 104 V/cm인 전계하에서 추론된 선형의존성과는 다르다. 저전계 가정을 하지 못한다면 GaAs에서는 더 작은 ｜Ey｜에서 발생할 것이다.

다음의 토론에서 우리는 소자연구에서 제안된 장(長)채널 이론에 세가지의 변형을 가지고 실험을 할 것이다. 근사화된 각각의 단(短)채널은 어떤 상태에서는 각각의 한계와 기능을 가진다.

가변 운동성 모델

캐리어가 MESFET의 채널을 따라 진행함에 따라서 Ey와 더불어 vd가 비선형적으로 변하는 것은 PART I의 식(3.3)을 사용함으로써 고려할 수 있다. 특히, vd 대 E 의존성을 모델화하는 식(3.3)에서 β = 1이라고 가정하면, 우리는 다음과 같이 쓸 수 있다.

식(15.20)

그리고

식(15.21)

여기서, μ(ε)는 전계-의존적 운동성이고 vsat는 포화표동 속도이다. 만약 μ0 = -μn이고, E →Ey = -dV/dy인 μ(E)가 장-채널 변형 J-FET의 식(15.1)에 μn으로 치환되고, 치환된 식이 적당히 정리된다면, 우리는 다음의 식을 얻을 수 있다.

식(15.22)

ID(장-채널)는 식(15.9)를 이용해서 계산된 ID이다. 핀치-오프 이상에서, ID(장-채널) → IDsat(장-채널)으로, VD → VG - VP로 된다. 또, 만약 MESFET이 그림 15.20에서 나온 것처럼 단일 게이트 구조라면, 2a는 장-채널 전류방정식에서 a로 바뀌어야 한다.

식(15.22)를 검사해보면, 우리는 드레인 전류가 항상 장-채널의 경우와 관련해서 줄어든다는 것을 알 수 있다. 이것은 μ(E) ≤ μn이기 때문이라고 생각된다. 또한, 식(15.22)의 분모안의 VD/L  은 단지 |Ey|이다. 따라서 μnVD/L = μn|Ey|을 유사“평균”표동속도, vd로 보는 것은 타당하다. 만약, vd ≪ vsat이면, 식(15.22)은 틀림없이 장-채널의 결과로 감소할 것이다.

종합적으로, 가변운동성 모델은 FET 채널에서 비선형적인 vd 대 Ey 의존성을 적절히 묘사할 수 있으며, FET에서 채널의 길이를 적절히 조절할 때(일반적으로는 L ≳ 10μm), 1차적인 수정방법으로서 장-채널 이론에 적합하다. 그러나, 이 모델은 만약 L ∼ a이면, 점진적 채널 근사를   하지 못함을 설명할 수 없다. 결과적으로, 적절히 단-채널 MESFET의 관찰된 특성을 설명하기 위해서는 추가적인 이해가 필요하다.

포화된 속도 모델

장-채널 소자에서의 전류 포화는 항상 핀치-오프나 드레인 쪽에서 채널의 수축에 의해 야기된다. 점진적 채널 근사가 더 이상 유효하지 않은 단-채널 소자에서는 보조적인 구조가 전류 포화를 일으킬 수 있다.

짧은 n-채널 소자에서 ｜Ey｜가 FET 채널의 y1 < L에서 vd → vsat할 수 있을 정도로 충분히 크다고 가정해보라. vd = vsat일 때, 점 y1에서의 전류흐름은 다음과 같이 될 것이다.

식(15.23)

채널 전류의 연속성은 I(y)가 채널내의 모든 점에서 같아야 한다. 그리고, 특별히 I(y > y1) = I(y1)이어야 한다. y = y1에서 vd = vsat이기 때문에, y > y1지점에서 더 이상의 vd의 증가는 없을 것이다. 따라서, 식(15.23)으로부터 I(y > y1) = I(y1)조건을 만족시키기 위해서, W(y)는 그림 15.22에 그려진 것처럼 모든 y1 ≤ y ≤ L에서 상수이어야 한다. 점진적 채널 근사에 사용된 가정과는 반대로, 그림 15.22에 묘사된 작동상태는 몇몇 전계선이 게이트의 외부전하를 파괴하면서 보조게이트 공핍영역에 적당한 Ey가 존재할 때만 발생한다. 게다가, 채널이 부분적으로 수축되더라도, 그림 15.22에 그려진, 소자를 흐르는 드레인 전류는 포화될 것이다. 더 큰 드레인 바이어스가 인가되어도 채널의 y1지점이 소스로 접근하지는 않는다. 일반적으로, 드레인전류의 포화( ID = IDsat )는 채널이 핀치-오프되거나, y = L에서 vd → vsat될 때 발생한다.

그림 15.22  공핍영역(어둡게 칠한 부분)과 표동속도가 채널내의 y1지점에서 최고값( vd = vsat )에 도달한 단-채널 MESFET의 근사화된 모습

만약 속도포화가 수 미크론(micron)의 채널 길이를 가지는 MESFET에서 발생한다면, 소자의 y1 ≤ y ≤ L인 공핍영역의 폭은 y = 0일 때의 공핍영역의 폭과는 아주 작게 차이날 것이다. 그림에서처럼 아주 특별한 상태에서, W(y1)는 식(15.23)에서 W(0)으로 치환될 수 있다. 이것을 근사화하면 다음의 식과 같다.

식(15.24)

여기서

식(15.25)

이다.

y = 0에서의 공핍영역 폭인 W(0)은 점진적 채널 근사가 채널의 소스 끝에 적용되는 가정하에서 계산된다. 식(15.24)와 (15.25)를 사용해서 계산된 포화드레인 전류는 단-채널(L ∼ 1㎛) GaAs MESFET에서부터 구해진 실험적인 결과와 잘 일치한다.

2-영역 모델

비록 포화속도 모델이 유용할 지라도, 그 모델은 단지 IDsat에 대한 표현만을 구할 수 있다. 이에  반해, 2-영역 모델은 포화속도 모델과 일치하는 모든 특성을 구할 수 있다.

2-영역 모델은 그림 15.22에 나타난 2개의 부분 또는 표동속도영역과 관련된 두 개의 부분으로 나뉜다. 0 ≤ y ≤ y1에서는 점진적 채널 근사와 장-채널 이론이 채널전체를 통해서 vd = μ0Ey를 만족시키면서 가정된다. vd = vsat 모델은 채널의 y1 ≤ y ≤ L부분에 적용된다. 전이지점인 (y1)는  μ0Ey = vsat이 일어나는 지점의 y값으로 한다. 일반적으로, 장-채널 이론은  μ0Ey｜y=L  < vsat이면 채널 전체에서 적용된다.

장-채널 이론과 병행해서, ID - VD특성은 식(15.9)를 사용해서 구해지거나, VD ≤ VDsat일 때의 단일-게이트 등가회로를 이용한다. 이와 같이, 우리는 ID｜VD>Vsat = ID｜VD=Vsat ≡ IDsat 으로 놓을 수 있다. 그러나, 일반적으로 VDsat ≠ VG - VP과 식(15.13)은 IDsat을 계산하는 데 사용되지 않는다. 2-영역 모델에서, 드레인전류 포화는 우선 채널의 드레인 끝부분에서 μ0Ey = vsat이거나 Ey = vsat/μ0일 때 일어난다. 만약 장-채널의 관계식들이 채널 내부에서 V(y)에 대해서 풀어지고(문제15.3을 보라.), 결과식이 Ey를 구하기 위해 y에 대해 미분되고, Ey｜y=L = vsat/μ0 ≡ Esat일 때, V(L)이 VDsat에 대해 계산된다면, 우리는 다음의 식을 얻을 수 있다.

식(15.26)

그림 15.23  2-영역 모델에 근거한 짧은(단) n-채널 MESFET의 일반화된 이론적 ID -

VD특성. Vbi = 1V, VP = -2.5V, Esat = -5 × 103 V/cm, L = 1㎛. 드레인 전

류는 VG = 0 등가 장-채널 FET의 포화전류에 대해서 일반화되었다.

주어진 VG에 대한 VDsat과 소자 파라미터의 결정은 식(15.26)의 계산으로 풀 수 있다.

2-영역 모델에 기초한 이론적인 ID - VD특성의 예들은 그림 15.23에 나와 있다. GaAs n-채널 MESFET에 적합한 Esat = -5 × 103 V/cm과 L = 1㎛라는 조건하에서 특성이 구해졌다. 장-채널이론의 결과와 비교해보면, 특성은 식(15.13)의 단일 게이트 모델을 사용해서 구한 ID0 = IDsat｜VG=0 으로 일반화 되어 있다.

그림 15.23을 검사해보면, 대부분의 VG에 대한 VDsat은 매우 낮은 전압에서 일어나고 ID/ID0는 그림 15.16에 나와있는 장-채널 특성과 비교해 볼 때, 감소한다. 또한,  IDsat은 식(15.24)에 나타난 VG 의존성을 보인다. 비록 VD = VDsat에서 나타난 불연속성이 조잡해도, 2-영역 모델로부터 유도된 특성은 관찰된 단-채널 특성과 1차적으로 잘 어울린다. 그러나, 단-채널 특성의 정확한 모델화가 이차원적인 정전기 방정식과 전류 방정식의 해를 요구한다는 것을 알아야 한다.

15.4 요약

반도체의 표면에 수직으로 전계가 수직으로 인가된 반도체의 전도성의 조절이 전계효과라고 알고 있다. 이 장에서는 전계효과 소자들의 일반적인 역사적 소개로부터 시작했다. J-FET과 MESFET에 관한 내용으로 된 이 장의 나머지 부분에서는 특별한 용어들에 관한 설명과 FET과 관련한 분석 과정들을 다루었다. 정상상태 J-FET의 동작을 정성적으로 검사했으며, 그리고 점진적 채널 근사에 기초한 고전적인 장-채널 ID - VD 변형을 포함한 정량적인 검사도 해보았다. 채널 도전율(gd)와 전달전도율(gm)는 J-FET의 a.c.응답을 모델화하는데 중요하다는 것도 알아보았다. MESFET에서는 단-채널에 관해서 이해하는 데 중점을 두었으며, 정상상태 장-채널 J-FET 분석에 대한 변형도 필요했다.

연습문제

문제 안내표

15.1 퀴즈

가능한한 간단하게 다음의 질문들에 대해서 답하시오.

(a) “전계효과”에 대해서 정의하시오.

(b) J-FET의 용어들 중에서 “채널”이란 무엇인가?

(c) p-채널 J-FET( n+-p 게이트 접합과 소스와 드레인 사이에 p-영역을 가진 J-FET )에서, 일반적인 작동에서 드레인 전류는 드레인 접촉의 외부로 흐르는가? 내부로 흐르는가? 설명하시오.

(d) “점진적 채널 근사”가 무엇인가?

(e) “핀치-오프”란 단어가 무엇을 의미하는가?

(f) 드레인 컨덕턴스(전도율)의 수학적인 의미는 무엇인가? 그리고 전달컨덕턴스(전도율)은 무엇인가?

(g) 포화상태에서 J-FET의 저주파 a.c.응답을 결정하는 소신호 등가회로를 그리시오. (소자의 d.c. 특성은 그림 15.16에서 본 것과 비슷하다고 가정하라.)

(h) MESFET, D-MESFET, E-MESFET은 무엇을 뜻하는가?

(i) 왜 단-채널 MESFET을 모델화할 때 전계의 크기를 고려해야 하는가?

(j) 장-채널과 2-영역 단-채널 ID - VD이론의 가장 큰 차이점은 무엇인지 정확하게 쓰시오.

15.2 이 문제에서 당신은 그림 P15.2에 보여진 소자에 대해서 다양한 질문들을 받을 것이다. Compositristor( Composite Transistor )라고 불려지는 이 소자는 일정하게 도핑된 n-형 막대로 구성되어 있다. 옴접촉들은 이 막대의 상부와 하부에 있으며, D와 B를 통해서 외부와 접촉되어 있다. p+ -n 계단 접합은 이 막대의 양 쪽에 위치하며, E와 C를 통해서 외부와 접촉되어 있다. 그림에서 보여지는 것처럼, d는 두 개의 p+영역 사이의 거리이며, L은 p+영역의 측면 길이이다. 최고의 점수를 얻기위해서는 당신은 각각의 질문에 대해서 대답하고 타당한 이유를 꼭 서술하시오.

그림 P15.2

(a) 조건 : D와 B가 연결; d ≪ Lp , 여기서 LP는 n-영역에서의 소수 케리어 확산 길이; VEB > 0; VCB < 0.

문제 : 만약 IE가 다양한 값에서 상수를 유지한다면, VCB의 함수로서 C단자의 외부로 흐르는 전류(IC)의 파형을 그리시오.

(b) 조건 : E와 C가 연결; D와 B가 연결; d ≫ LP.

문제 : E-C에서부터 D-B까지 인가된 전압의 함수로 E-C단자에 흐르는 전류의 파형을 그리시오.

(c) 조건 : E-C가 연결; d < 2WBR, 여기서 WBR은 compositristor내부에서 pn접합이 파괴전압으로 바이어스될 때, 공핍영역의 폭이다; L은 D와 B사이의 막대 전체길이와 거의 같다; VDB > 0; VEB < 0.

문제 : 만약 VEB가 다양한 값들에서 상수를 유지한다면, VDB의 함수로서 D단자의 내부로 흐르는 전류(ID)의 파형을 그리시오.

15.3 그림 15.11(c)에서 보았듯이, J-FET 채널의 길이방향을 따라서 전압이 변하면 일반적으로 위치의 비선형적인 함수가 된다.

(a) 채널에서 위치를 계산하는 데 사용할 수 있는 방정식을 구하시오.(즉, y/L) 여기서, 주어진 채널 전압인 0 ≤ V(y) ≤ VD가 일어날 것이다.     힌트 : 식(15.4)에서 L → y, VD → V(y)로 놓고, y에 대해서 계산해서 남은 적분을 가지고 값을 구하시오. 그리고, 그 결과를 가지고 y/L비를 구하시오.

(b) VG = 0, VD = 5V, Vbi = 1, VP = -8V라고 가정하고, V(y) = 1V, 2V, 3V, 4V일 때 y/L을 계산하시오. 계산된 y/L이 그림 15.11(c)에 나와있는 전압의 위치와 어떻게 비교가 되는가?

15.4 만약 식(15.9)가 주어진 VG에 대한 VD의 함수로서 ID를 계산하는데 사용되고 VD가 VDsat이상으로 증가시키는 것이 가능하다면, VDsat에서 최대의 VD값을 갖는 ID를 찾을 수 있다. 앞에서 말한 것은 VDsat에 대해서 식(15.12)의 관계를 구하는 차선의 방법이다. 함수의 과도지점을 구하기 위한 기본적인 수학적 과정은 식(15.9)에서부터 바로 식(15.12)를 유도하는 데 사용될 수 있음을 보여라.

15.5 그림 P15.5에 나타난 것처럼 장-채널 J-FET의 하단 게이트 접촉부가 소스와 접지로 연결되어 있다고 가정하시오.

(a) VD = 0에서 채널을 핀치-오프 시킬만큼 VGT가 충분히 클 때, VGB = 0 소자내부의 공핍영역의 모습을 대충 그리시오.

(b) 만약 두 개의 게이트가 서로 연결되어 있을 때, VP(핀치-오프 게이트 전압) = -8V이고, Vbi = 1V라면, p+-n접합이라고 가정할 때, VGB = 0이고 VD = 0에서의 VPT(상부 게이트 핀치-오프 전압)을 결정하시오. 여기서 당신이 구한 값이 위의 (a)에서 구한 그림과 일치하는 지 비교하고 설명하시오.

(c) VPT < VGT < 0이라고 가정하고, 드레인 전압이 핀치-오프 지점까지 증가할 때, 소자내부의 공핍영역을 대충 그리시오.

(d) VGB = 0에서 VPT, Vbi, VGT로 나타나는 VDsat을 수식으로 유도하시오. (당신이 구한 값은 단지 전압값들만을 포함하고 있어야 한다. 실질적인 VDsat에 대해서 구하려고 하지는 마시오.)

(e) (c)와 (d)에서 구한 값에서, VGB = 0에 대한 VDsat이 VBG = VGT에서의 VDsat과 비교할 때 큰지 작은지 알아보고 이유를 설명하시오.

(f) 식(15.9)와 비슷한 VD와 VGT의 함수로서 ID의 식을 유도하시오.

그림 P15.5

15.6 J-FET은 그림 P15.6에서 나타난 것처럼, 측면도가 게이트-게이트 도핑으로 구성되어 있다. p+-영역의 도핑이 최대의 n-영역 도핑보다 크다고 가정하고, 다른 가정들이 필요하다면 사용하시오.

그림 P15.6

(a) 선형 경사 접합들중의 하나와 관련있는 공핍폭(W)를 구하시오. VA를 접합 양단에 인가되는 전압으로 놓으시오. (7.2.2절을 참고하거나, 5.2.5절에 나오는 선형 경사 접합을 참고하시오.)

(b) μn 도핑 의존도를 무시하고, 왼쪽과 오른쪽의 게이트가 연결되어 있다는 가정하에서, 이    선형 경사 접합에 대한 핀치-오프 전의 ID - VD관계를 구하기 위해서 J-FET 해석을 변형하시오.  (주의 : W(L)/a식 이상으로 변형하여야 한다.)

•15.7 ID -VD 특성에서 RS와 RD 저항의 효과를 그림으로 표현하시오. 예제 15.3을 참고하여, 임의의 RS와 RD에 대한 J-FET ID -VD 특성을 계산하고 그릴 수 있는 MATLAB(컴퓨터) 프로그램을 작성하시오. 모든 ID값을 식(15.13)에서 계산된 것처럼 ID0 = IDsat|VG=0로 일반화시키시오. (일반화된 전류관계는 단지 ID/ID0, IDsat/ID0, VD, VG, 그리고, 파라미터 Vbi, VP, G0RD로 표현되어야 한다. 여기서, G0 ≡ 2qZμnNDa/L이다.) Vbi = 1V, VP = -2.5V로 가정하고 프로그램을 실행시키시오; 그리고 G0RS = G0RD = 0, 0.1, 0.5로 놓으시오. 당신의 결과를 식 15.16과 비교하고 설명하시오.

15.8 쌍극성 집적회로는 가끔 핀치 저항(pinch resistor)를 사용한다. 2단자 판치 저항은 근본적으로 내부적으로 게이트가 소스와 연결된 J-FET이다. 전압의존적 비선형 저항특성을 가지고 있기 때문에, 이 소자는 큰 값의 저항을 필요로 하는 곳에 사용된다. 그러나, 정확한 값들을 나타내지는 못한다.

(a) 본문의 내용이 변형없이 사용될 수 있다고 가정하고, d.c. 전도율(G = 1/저항 = I/V)과 a.c. 전도율에 대한 일반적인 수식을 구하시오.

(b) VDsat/2의 인가된 전압에서 d.c. 저항(R = 1/G이고 r = 1/g)과 a.c. 저항의 값을 계산하시오. 여기서, Z/L = 1, a = 0.5㎛, ND = 1016/㎤, Vbi = 1V, VP = -2V로 놓으시오.

15.9 J-FET의 작동 또는 차단 주파수의 최대 주파수는 다음과 같이 주어진다.

fmax =

여기서, CG는 pn접합 게이트의 커패시턴스이다.

(a) fmax에 대한 위의 수식을 17.3.2.절에서 구한 것과 비슷한 변수를 사용해서 유도하시오.

(b) J-FET에 대해서 다음과 같이 쓸 수 있다는 것을 보이시오.

fmax =

(c) ND = 1016/㎤, a = 0.5㎛, L = 5㎛로 된 실리콘 J-FET이 주어졌을 때, cut-off 주파수의 한계치를 구하시오.

*15.10 이 문제에서 우리는 J-FET 전달 전도율(transconductance)의 온도 의존성에 대해서 알아 보겠다.

(a) 앞의 장에 나온 파라미터 온도정보나 관계를 이용해서, 225K ≤ T ≤ 475K에서 gm(300K)으로 일반화된 gm(T) 대 T(K)의 로그-로그 그래프를 계산해서 그리시오. 최소점에서, 50K 간격으로 데이터를 포함하시오. VG = 0으로 놓고, 소자가 포화 바이어스(VD ≥ VDsat) 되도록 하시오. ND = 1016/㎤, NA(p+ 영역에서) = 5 × 1017/㎤, a = 0.6㎛인 n-채널 실리콘 소자라고 가정하시오.  [NOTE : 온도의 차원에서 소자내의 작은 변화들은 무시하고, Vbi - VP는 온도에 무관하다는 내용의 식(15.7)으로부터 결정지으시오.)

(b) gm(T)/gm(300K)∝T(K)-n라고 가정하고, n을 결정하시오. 또한, (a)의 그래프에 덧붙여서, 같은 온도범위를 확장해서, μn(T)/μn(300K) 대 T의 그래프를 그리시오. 그리고 간단하게 설명하시오.

15.11 어떤 n-채널 MESFET은 p+ 회로기판위에 만들어져서, 이것들은 “back-gated”될 수 있다; 즉, 상부의 MS 다이오드 게이트는 하부의 p+-n 게이트와 쌍을 이룬다. shorter MS 게이트에서 정의했던 것처럼, VbiT를 상부(MS) 게이트의 내부 전압으로 놓고, VbiB를 하부(pn) 게이트의 내부 전압으로 놓고, VGT를 상부 게이트 전압이라 놓고, VGB를 하부 게이트 전압이라 놓고, VP를 VGB = VD = 0 일 때 채널을 핀치-오프시키는 데 필요한 전압이라고 하고, 2a를 상-하부 접합 폭이라 하고, L은 채널의 길이라 놓으시오. 2-영역 모델은 사용해서, VD의 함수로서 포화 전의 ID에 대한 수식을 유도하시오.

15.12 식(15.22)를 유도하시오.

15.13 문제 15.3(a)의 해를 이용하고, 본문에 나와있는 과정을 따라서, 식(15.26)을 유도하시오.

•15.14 (a) 2-영역 모델에 의해 추측할 수 있는 n-채널 FET의 ID - VD 특성을 계산하고 그릴 수 있는 MATLAB 프로그램을 만드시오. ID를 등가 장-채널 FET의 VG = 0 포화 전류(ID0)로 일반화시키시오. 식 15.23을 구하는 데 사용한 파라미터를 이용해서 당신의 프로그램을 실행시키고, 검사하시오.

(b) Vbi = 1V, VP = -2.5V, Esat = -104V/cm(실리콘 소자의 특성), L = 100㎛ 하에서 프로그램을 실행시키시오. 당신의 프로그램을 식 15.16과 비교하시오.

(c) Vbi = 1V, VP = -2.5V하에서, 어떤 EsatL 지점에서 장-채널 이론이 맞지 않는가? VG = 0에서 0.95이하에서 계산된 ID/IDO의 감소로서 “맞지 않다”는 뜻을 정의하시오.

16. MOS 기본원리

금속-산화(SiO2)-반도체(Si) 또는 MOS 구조는, 의심 없이, 현대 마이크로 전자공학에서 핵심적인 역할을 하고 있다. 그러나 분명히, pn 접합 소자들이 MOS구조의 소자들을 어떤 기능 면에서 또는 물리적인 면에서 보조를 맞추고 있다. 15.1절의 개론에서 보인 것 처럼, 유사 MOS소자들은 1920년대에 개발되었다. 그러나, 현대 MOS의 역사는 1960년에 전계효과 트랜지스터에 기초한 Si-SiO2의 특허를 얻어낸 D. Kahng, M. M. Atalla에 의해서 시작되었다. MOS 설계는 기술적으로 금속-SiO2-Si 시스템을 위한 것이다. 더 일반적인 명칭인, 금속-절연체-반도체(MIS)는 SiO2보다는 절연체로 구성된 또는 Si보다는 반도체로 구성된 유사한 소자 구조를 감정하는 데 사용된다.

이 장에서는 MOS 구조와 소자의 원리들에 대한 소개를 할 것이다. 2-단자 MOS 커패시터 또는 MOS-C는 MOS 소자들 중에서 가장 간단한 소자이며, 모든 MOS 소자들의 핵심이 된다. 우리는 “이상적인” MOS-C의 구조에 대한 정확한 분석에서부터 시작할 것이다. 에너지 대역과 전하 블록 다이어그램은 정적 바이어스 상태에서 MOS-C 내부의 전하, 전계, 대역의 휨 정도를 질적으로 보여주기 위해서 그 다음에 다룰 것이다. 그 다음으로 반도체내의 정전계 변수들에 대한 정량적인 관계들이 유도되고, 금속 게이트에 인가되는 전압에 대해서 알아 볼 것이다. 물론 정전용량은 MOS-커패시터에 나타난 중요한 전기적 요소이다. MOS-C의 정전용량-전압(C-V) 특성은 기본원리에서나, 실용적인 측면에서 모두 중요하다. 이 장의 마지막 절에서, 우리가 알고 있는 MOS 구조의 내부동작원리는 실험에 의해서 구한 MOS-C C-V 특성을 분석하고 설명하는 데 사용될 것이다. 그리고 우리는 이 장을 구해진 이상적인 구조 특성의 검사, 측정방법, 그 외의 C-V관계를 다룸으로써 결론 지을 것이다.

16.1 이상적인 구조정의

그림 16.1에 나와있는 것처럼, MOS-커패시터는 실리콘 층과 금속판 사이에 끼어있는 얇은(0.01㎛  - 1.0㎛) SiO2층으로 구성된 간단한 2-단자 소자이다. 일반적으로 금속판으로 가장 많이 쓰이는 것은 알루미늄과 매우 많이 도핑된 다결정 실리콘이다. 반도체의 뒤 또는 아래에 있는 2차 금속 층은 실리콘 층과의 전기적인 접촉을 가능하도록 한다. 금속판에 접촉되어 있는 단자와 금속판 자체는 게이트로 알려져 있다; 일반적으로 접지 되어 있는, 실리콘 단자는 간단히 후(back) 또는 기층(substrate) 접촉이라고 불린다.

도핑이 두껍게 된 Si는 금속의 특성을 지닌다. 복잡한 MOS 소자에서 사용되는 폴리실리콘 게이트는 화학-증기 공정을 통해서 침착된다. 그리고, 확산 또는 이온 주입에 의해서 n-형이나 p-형으로 매우 두껍게 도핑된다.

그림 16.1 금속-산화-반도체 커패시터

이상적인 MOS 구조는 다음과 같은 특성을 가지고 있다 : (1) 금속 게이트는 d.c. 바이어스의 상태에서뿐만 아니라 a.c. 바이어스 하에서 등전위 영역으로 간주될 수 있도록 충분히 두꺼워야 한다; (2) 산화물은 모든 정적 바이어스 하에서 산화물층 사이에서 아무 전류의 흐름이 없는 완전한 절연체이다; (3) 산화물이나 산화물-반도체 접촉부에 어떠한 전하도 없다; (4) 반도체는 균일하게 도핑되어야 한다; (5) 인가된 게이트 전위에 상관없이, 전계가 없는 영역(소위 Si “벌크”)과 마주치기 위해서, 반도체는 충분히 두꺼워야 한다; (6) 옴 접촉부는 소자의 뒤편에 반도체와 금속부 사이에 존재한다; (7) MOS-C는 단지 x-평면의 함수에 의해서 구해진 모든 변수들을 가진 1차원 구조이다.( 그림 16.1을 보시오.); 그리고 (8) ΦM = ΦS =χ + (EC - EF)FB이다. (8)에서 나타난 물성 파라미터들은 앞의 14.1절에서 소개되었고, 이 다음 절에서 복습할 것이다.

위에서 본 모든 특성들은 실험으로 알아볼 수 있고, 이상적인 MOS 구조가 상당히 사실적이다. 예를 들어, SiO2의 저항률은 1018ohm-cm까지 높일 수 있으며, SiO2층의 d.c. 누설전류는 실제로 산화층의 두께와 전압 때문에 거의 무시할 수 있다. 게다가, 게이트가 아무리 얇아도 게이트는 등전위 영역으로 간주될 수 있으며, 뒤쪽 옴 접촉부는 실제로 구하는 것이 쉽다. 그 외의 다른 특성들도 또한 비슷하게 설명할 수 있다. 그러나, (8)의 내용에 대해서는 약간의 설명이 필요하다. ΦM = ΦS의 조건은 생략될 수 있다. 그리고 이것은 18장에서 실제로 없어진다. 이 조건은 정적 동작의 내부적인 설명에서 불필요한 복잡함을 없애기 위해서 여기서는 포함시킨다

16.2 정전기학 - 정성적인 부분

16.2.1 시각적인 설명

에너지 대역도

에너지 대역도는 정적 바이어스 하에서의 MOS 구조의 내부 상태를 보여주는데 필수 불가결한 요소이다. 우선 해야 할 일은 등가상태(zero(0)-바이어스)에서 이상적인 MOS 구조에 적합한 그래프를 구성하는 것이다.

그림 16.2는 독립적인 MOS 구조의 요소들에 대한 각각의 에너지 대역도를 포함한 표면을 보여주고 있다. 각각의 경우에 그래프의 수직선들이 갑작스럽게 끊어지는 것은 표면을 뜻한다. 진공상태로 알려진 수직선의 위쪽 돌출부는 전자가 소재로부터 완전히 자유로워지기 위해서 포함해야 하는 최소 에너지(E0)를 나타낸다. 진공상태와 금속에서 페르미 에너지 사이의 에너지 차는 금속 일함수, ΦM로 알려져 있다. 반도체에서 표면 장벽 에너지의 높이는 진공상태와 표면의 전도대역 사이의 에너지 차인, 전자 친화도, χ로 일컬어진다. χ는 E0 - EF 대신에 사용된다. 이유는 후자가 반도체내에서 상수가 아니고, 표면근처에서 도핑과 대역의 휨 함수에 따라 변하기 때문이다. (EC - EF)FB는 평탄대역에서의 또는 반도체의 전계가 존재하지 않는 영역에서의 EC 와 EF사이의 에너지 차이다. 나머지 부분, 즉 절연체 영역은 근본적으로 표면장벽이 전자 친화도로 표현되는 진성 광-범위 반도체로서 모델화된다.

그림 16.2 MOS구조에서의 금속, 절연체, 반도체 소자들의  에너지 대역 그래프

“ 대역이 휜 반도체” 그래프는 (EC - EF)FB를 의미하고, χ가 대역의 휨에 상관없이 불변

함을 보인다. χ의 값은 반도체 표면에서 EC에 상대적으로 측정되어야 한다.

개개의 소자로부터 MOS 제로(0) 바이어스 대역도의 개념 형성은 두 단계의 과정과 연관있다. 첫째로, 금속과 반도체는 χo의 거리로 떨어져서 두 소자 시스템이 평형이 될 때까지 접근한다. 일단 이 시스템이 평형이 되면, 금속과 반도체의 페르미 준위는 같은 에너지 레벨을 보여야 한다. ( 3.2.4절을 참고하시오.) 게다가, M과 S소자의 진공 준위는 우리가 ΦM = ΦS로 정의하였기 때문에, 일렬선 상에 있어야 한다. 이제는 금속-반도체 사이의 빈 공간에 어떠한 전하도, 전계도 존재하지 않는 것에 대해 알아보겠다. 두께 χo의 절연체를 금속과 반도체 사이의 빈 공간에 삽입한다. χo의 공간에서 전계는 0이기 때문에, 절연체를 삽입하면 M과 S소자 사이의 장벽을 아주 조금만 낮출 것이다. 따라서, 이상적인 MOS구조에 대한 평형 에너지 대역 그래프는 그림 16.3의 형태로 결론지을 수 있다.

전하 블록 다이어그램(Block Diagram)

일반적으로 에너지 대역도는 보상적이기 때문에, 전하 블록 다이어그램(Block Diagram)은 MOS구조 내에서의 근사 전하 분포에 대한 정보를 제공한다. 에너지 대역도에 대한 토론에서 알았듯이, 평형상태의 이상적인 MOS 구조 내에서는 전하가 존재하지 않는다. 그러나, 바이어스가 MOS-C에 인가될 때, 전하는 금속-산화물과 산화물-반도체 접촉면 근처의 금속과 반도체 사이에 나타난다. 간단한 전하 블록 다이어그램이 그림 16.4에 나와 있다.

그림 16.4 전하 블록 다이어그램의 예

구조내의 정확한 전하분포를 알기란 어렵다는 것을 알아야 한다. 그 대신에 정방형으로 분할하거나 블록 근사를 사용해서 나타내는데 이것을 전하 블록 다이어그램이라 한다. 전하 블록 다이어그램은 전적으로 정성적인 목적을 내포한다; 전하의 세기와 넓이는 이런 사실을 바탕으로 분석되어야 한다. 그럼에도 불구하고, 전계가 금속과 반도체 모두에서 0이기 때문에(이상조건 5를 참고하시오.), 구조내의 전하의 합은 가우스 법칙에 따라 0이어야 한다. 결과적으로, 전하 블록 다이어그램을 만드는데 있어서, 양전하를 나타내는 영역의 넓이는 항상 음전하를 나타내는 영역의 넓이와 같아야 한다.

16.2.2 인가된 바이어스의 영향

일반적인 관찰

특별한 경우의 예에 대해서 알아보기보다는, 인가된 바이어스의 응답에 있어서 ‘우리가 어떻게 MOS의 에너지 대역도를 변화시킬 수 있는가?’ 같은 일반적인 법칙들을 우선 알아보는 것이 유용하다. MOP-C의 뒷면이 접지된 상태에서의 일반적인 상황을 생각해보자. 그리고, VG를 게이트에 인가된 d.c. 바이어스라고 놓자.

VG ≠ 0에서, 우리는 우선 반도체 페르미 준위가 바이어스에 의해서 영향을 받지 않고, 위치의 함수로 변하지 않는다(그래프에서는 수평)는 것을 알아야 한다. 이것은 모든 정적상태에서 구조 내를 흐르는 전류가 0이라는 가정의 결과이다. 근본적으로, 반도체는 항상 MOS-C 게이트에 인가된 바이어스에 무관하게 평형을 이룬다. 둘째로, pn 접합에서처럼, 인가된 바이어스는 qVG정도의 크기로 소자의 양단에서 페르미 준위를 분리한다; 즉,

식(16.1)

개념적으로, 금속과 반도체의 페르미 준위는 외부세계로 연결된 “핸들(handles)”로 생각된다. 바이어스를 인가할 때, 우리는 핸들을 잡고, 페르미 준위의 상대적인 상하 위치를 재조정한다. 뒤 접촉부는 접지되어 있으며, 반도체쪽 핸들은 고정된 위치로 남아있다. 반면에, 금속쪽 핸들은 VG > 0이면 내려가고, VG < 0이면 올라간다.

장벽의 높이가 고정되어 있기 때문에, 금속 페르미 준위의 이동은 대역도의 나머지 부분을 변형시킨다. 이 상황은 고무 인형을 모양이 일그러질 정도로 휘는 것과 비슷하다. 다른 각도에서 보면, VG ≠ 0이기 때문에 전위가 떨어지고, 소자 내부의 EC(EV) 대역이 휘도록 한다. 물론, 금속 내에서 평형상태이기 때문에, 대역의 휨은 없다. 그러나, 산화물과 반도체내에서는 에너지 대역은 VG > 0일 때는 양의 기울기(게이트에서 뒤 접촉부로 향하는 E를 증가시키는)를, VG < 0일 때는 음의 기울기를 보여야 한다. 게다가, 전하나 캐리어를 방출하는 요소를 가지지 않는 이상적인 절연체에서, 산화물에 Poisson의 방정식을 적용하면 dEoxide/dx = 0이라는 사실을 이끌어내고, 따라서 Eoxide = 상수이다. 그래서, 산화물의 에너지 대역의 기울기는 상수이다. - EC와 EV는 선형적인 위치함수이다. 자연적으로, 반도체에서의 대역의 휨은 그것의 함수의 형태보다는 다소 복잡할 것으로 기대되지만, 언제나 뒤 접촉부에 도달하기 전에 상쇄(E = 0)된다.

특정 바이어스 영역

앞에서 언급된 일반적인 원리들을 생각하면, 다양한 정적 바이어스 상태에서 이상적인 MOS 구조의 내부 상태를 묘사한다는 것은 상대적으로 쉽다. Si층을 n-형으로 취하고, 양의 바이어스를 인가했다고 생각해보자. VG > 0의 인가는 반도체에서의 EF보다 상대적으로 금속에서의 EF를 낮추며, 절연체와 반도체의 에너지 대역에서 양의 기울기를 발생시킨다. 에너지 대역도의 결과는 그림 16.5(a)에 나와있다. 그림 16.5(a)에서 유도되는 가장 중요한 결과는 반도체내의 전하 농도, n = niexp[(EF - Ei)/kT],은 산화물-반도체 접촉면에 가까워짐에 따라 증가한다. 다수 캐리어 농도가 반도체내에서 보다 산화물-반도체 접촉면이 더 큰 이런 현상을 축적(accumulation)이라고 한다.

전하의 관점에서 보았을 때, VG > 0의 인가는 MOS-C 게이트 상에 양전하를 위치시키는 것이다. 전하의 균형을 유지하기 위해서, 음으로 충전된 전자는 반도체-산화물 접촉면으로 유도되어야 한다. 그런데 이것은 에너지 대역도를 사용해서 이전에 구해진 결과와 같다. 따라서, 위치함수로서 소자내의 전하는 그림 16.5(b)처럼 근사화 될 수 있다.

이제는 MOS-C 게이트에 작은 음전위의 인가에 대해서 알아보자. 작은 VG < 0의 인가는 반도체의 EF에 비해 상대적으로 금속의 EF를 아주 조금 증가시키고, 그림 16.5(c)에 나타난 것처럼, 절연체와 반도체의 에너지 대역에서 작은 음의 기울기를 보이도록 한다. 그림으로부터, 다수 전자 캐리어의 농도가 산화물-반도체 접촉면 근처에서 감소되었으며, 공핍되었다는 것은 명백하다. 전하에 대해서 고려해보면 간단한 결과가 도출된다. VG < 0으로 놓으면 산화물-반도체 접촉면으로부터 전자를 반발시켜서, 양으로 충전된 도너 영역으로 노출시키는 게이트에 음전하를 위치시킨다. 따라서 근사전하분포는 그림 16.5(d)에 보여지는 것과 같다. 산화물-반도체 접촉면의 전자와 정공 농도가 배경도핑 농도(NA 또는 ND)보다 작은 이런 상황을 명백한 이유로 공핍이라고 알고 있다.

마지막으로, MOS-C 게이트에 아주 크나 큰 음의 바이어스가 인가되어 있다고 생각해 보자. VG가 그림 16.5(c)에 나타난 상황에서 음으로 증가하기 때문에, 반도체 표면에서의 대역은 더 크게 휘어질 것이다. 표면(ps)에서의 정공 농도는 Ei(표면) < EF일 때, ni 이하에서 Ei(표면) = EF일 때, ni까지, 그리고  Ei(표면)가 EF를 넘어설 때는 ni까지 증가할 것이다. 결과적으로, 정공농도는 그림 16.5(e)와 (f)에서 보여진 지점까지 증가한다. 여기서,

식(16.2)

식(16.3)

이다.

명백히, 특정바이어스 VG = VT에 대해 ps = ND일 때, 표면은 더 이상 공핍되지 않는다. 게다가, 음방향 바이어스(VG < VT)로 더 증가되기 때문에, ps는 nbulk = ND를 넘어서고 표면영역에서는 n-형이 p-형으로 특성이 바뀐다. 특성변화에 대해서, 표면에서의 소수 캐리어농도가 벌크의 다수 캐리어농도를 능가하는 VG < VT 상태를 반전(inversion)이라고 한다. 반전 상태의 에너지 대역과 전하 블록 다이어그램을 그림 16.5(g)와 (h)에 나타내었다.

만약 유사한 바이어스상태가 이상적인 p-형 소자에서 실행된다면, 결과는 그림 16.6과 같을 것이다. 이 그림으로부터 p-형 소자의 바이어스 영역은 n-형 소자의 전압영역에 대해 상대적으로 극성이 뒤바뀌어 있다는 것을 알아야 한다; 즉, p-형 소자의 축적은 VG < 0일 때 발생한다.

따라서 요약하자면 우리는 세 개의 명확한 바이어스 영역을 구분할 수 있다. - 축적영역, 공핍영역, 반전영역. 이상적인 n-형 소자에서 축적영역은 VG > 0일 때, 공핍영역은 VT < VG < 0일 때, 그리고 반전영역은 VG < VT일 때 발생한다. 이상적인 p-형 소자에서는 전압의 극성이 반전된다. VG = 0일 때, 반도체 또는 평탄대역에서 휘어짐이 없는 것은 축적영역과 공핍영역 사이의 분할선을 표시한다. VG = VT의 분할선은 n-형과 p-형 소자에서 반전의 시작을 정량적으로 나타낸 식(16.2)과 더불어 간단히 공핍-반전 전이지점이라고 부른다.

그림 16.6  평탄대역, 축적영역, 공핍영역, 반전영역에서의 p-형 소자의 에너지대역도와 전하 블록 다이어그램

예제 16.1

문제 : 이상적인 n-형과 p-형 MOS 소자의 축적영역, 공핍영역, 반전영역과 관련한 전압범위를 알아볼 수 있는 그래프(VG를 x-축으로 해서)를 그려라.

풀이 : 아래에 그려진 “그래프”는 근본적으로 앞의 절에서 말로써 요약된 표현들을 그림으로 그려놓은 것이다. 그림상의 acc, depl, inv은 축적영역, 공핍영역, 반전영역을 줄여서 표시한 것이다.

16.3 정전기학 - 정량적인 수식

16.3.1 반도체 정전기학

예비지식

이 절의 목적은 정적 바이어스 상태에서 이상적인 MOS-C 내부의 전하밀도(ρ), 전계(E), 정전기적인 전위들의 분석적인 관계를 확립하는 것이다. 여기서 해야 할 일은 금속부분은 등전위면이라는 것을 알면 간단하다. 금속-산화물 접촉면 근처에 나타나는 전하는 금속내의 단지 수 옹스트롬(Å)범위에 존재하며, 고정밀에서는 M-O 접촉면에서 전하의 δ함수로 모델화될 수 있다. 산화물에서는 전하가 없기 때문에(이상조건 3), 금속에서의 전하 세기는 간단히 반도체내의 전하의 총합과 같다. 또한 앞에서 보았듯이, 산화물에서 전하가 없기 때문에, 전계는 산화물에서 상수이며, 전위는 위치의 선형적인 함수로 나타난다. 다른 말로, 이상적인 MOS-C 내부의 정전기 변수에 대해서 해를 구하는 것은 근본적으로 MOS-C의 반도체 소자 내부의 정전기 변수의 해를 구하는 것과 같다.

반도체내의 정전기적인 수학적 표현식들은 Poisson의 방정식을 가지고 직접적으로 이용하면 구해진다. 아래의 분석에서 우리는 1차의 닫혀진 형태(closed-form)의 해를 구하기 위해 공핍근사를 적용할 것이다. 이 방법은 5장에서 pn 접합 분석에서와 비슷한 형태의 것이다. 그러나, 정확한 해는 MOS-C의 경우에 가능하다는 것을 알아야 한다. 정확한 해는 이상적인 MOS-C의 반도체는 항상 인가된 d.c. 바이어스에 상관없이 평형하다는 사실에 근거한 단순화에서 유래한다. 부가적으로 정확한 해는 부록 B에 나와있다.

분석을 실행함에 있어서, Φ(x)는 임의의 점 x에서 반도체내의 전위를 뜻한다; x는 산화물-반도체 접촉면에서부터 측정되기 때문에 반도체 쪽으로의 깊이로 이해된다. [그림 16.7(a)를 보시오.] V 대신에, 기호 Φ는 MOS-C동작에서 외부에서 인가된 전위와의 혼란을 막기위해서 사용되었다. 이상조건 5와 관련하여, 전계(E = -dΦ/dx)는 반도체 내부로 들어갈수록 사라지는 것으로 가정된다. 앞으로 기본 가정으로, 전위는 반도체 벌크라 불리는 층의 전계가 없는 곳에서 0으로 선택된다. 이제 산화물-반도체 접촉면(x = 0)에서 구한 Φ는 ΦS로 놓고, 표면 전위라고 부를 것이다.

그림 16.7(b)는 Φ(x)가 에너지 대역도에서 대역의 휨과 얼마나 관련 있는지를 보여준다. 앞에서 보았듯이(식 13.2와 관련해서)

식(16.4)

식(16.5)

그림 16.7(b)는 중요한 물질 파라미터를 유도한다; 즉,

식(16.6)

ΦF는 명백히 반도체 도핑과 관련있다. ΦF의 부호는 도핑의 형태를 표시한다; 만약 반도체가 p-형이라면 ΦF > 0을, n-형이라면 ΦF < 0라는 정의로부터 직접적으로 결론지을 수 있다. 더 중요한 것은 ΦF의 크기는 함수적으로 도핑농도와 관련있다. 축퇴되지 않은 Si층은 실내온도 근처에서 유지하기 때문에, 우리는 2장에서부터 다음의 것을 알 수 있다.

식(16.7a)

식(16.7b)

그림 16.7  정전기 파라미터 : (a) Φ과 ΦS의 그림상의 정의 (b) Φ(x)와 대역의 휨과의 관계; ΦF의 그림상의 정의

따라서, 식(16.6)과 (16.7)을 조합하면 다음의 결과가 나온다.

식(16.8a)

식(16.8b)

앞으로 MOS에 대한 토론 중에서 ΦS와 ΦF에 많은 시간을 할애할 것이다. 이 파라미터들에 대한 우리의 관심은 반도체내의 바이어스 상태를 정량적으로 설명하는 것과 관련있다. 명백히, 평탄대역 상태에서는 ΦS = 0이다. 게다가, 식(16.5)와 (16.6)을 식(16.2)에 대입하면, 우리는 다음과 같이 결론지을 수 있다.

식(16.9)

p-형 반도체에서 ΦF > 0일 때, 만약 반도체가 축적되어 있다면 ΦS < 0이고, 반도체가 공핍되어 있다면 0 < ΦS < 2ΦF이며, 반도체가 반전되어 있는 상태라면 ΦS > 2ΦF일 것이다. n-형 반도체에서는 이 결과들은 뒤바뀔 것이다.

예제 16.2

문제 : (a) 이상적인 n-형과 p형 MOS 소자의 축적영역, 공핍영역, 반전영역에 관한 표면전위범위를 보일 수 있는 그래프(x-축을 ΦS로 취한)를 그려라.

(b) 아래에 나와있는 각각의 ΦS와 ΦF에 대해서, 도핑형태와 특정 바이어스 상태를 지적하시오. 또한 이상적인 MOS 소자의 정적상태를 특징 지울 수 있는 에너지대역도와 전하 블록 다이어그램을 그리시오.

풀이 : (a) 앞 절의 끝부분에서 토론한 내용을 그림으로 나타내면 다음과 같다.

(b)

델타-공핍 해

공핍근사의 한 부분에 근거한 정전기 변수들에 대한 근사 닫힌 형태(closed-form)의 해는 축적, 공핍, 반전의 3가지 바이어스 영역과 관련해서 3개의 부분으로 나뉜다.

우선 축적영역에 대해서 생각해보자. 그림 16..8은 부록 B의 정확한 해를 사용해서 구한 전하밀도와 전위도를 나타낸다. 그림 16.8의 그림과 그림 16.5에 나타난 그림의 p-벌크 반도체 사이의 일반적인 상관성을 증명한 후에, 그림 16.8(a)로부터 다수 캐리어 축적과 관련한 전하는 산화물-반도체 접촉면과 인접한 반도체의 아주 협소한 부분만 차지한다는 사실을 알 수 있다. 비교해보면, 그림 16.8(b)에 나타난 보통의 공핍 바이어스 하에서 반도체의 공핍부분은 반도체 쪽으로 더 깊이 확장한다. 축적부분에서 협소한 확장이 있다면, 축적전하를 산화물-반도체 접촉면에 위치한 같은 전하의 δ-함수로 대체하는 것은 1차적 근사로서 합당하다. 실제로, 우리는 축적부분에서 델타-공핍 해를 설명했다. x = 0에서 전하의 가정된 δ-함수 때문에, 자연스럽게 전계와 정전기 전위가 델타-공핍 해의 축적 바이어스 하에서 모든 x > 0에 대해 0이라는 사실을 알 수 있다. 이것은 다소 부정확하지만, 1차 근사로서 적당하다.

그림 16.8  ΦF = 12kT/q와 T = 300K(kT/q = 0.0259V)라는 가정 하에서 MOS-C의 반도체 부분 내에서의 전하밀도와 전위에 대한 정확한 해.  (a) 축적의 그림(ΦS = -6kT/q), (b) 공핍 도중의 그림(ΦS = ΦF = 12kT/q), (c) 반전의 시작(ΦS = 2ΦF = 24kT/q), (d) 아주 큰 반전(ΦS = 2ΦF +6kT/q = 30kT/q)  ρ그래프는 선형적인 눈금으로 그려져 있고, 그림 16.6과의 상관성을 개선하기 위해서 +Φ축 방향을 따라서 그려졌다. 그림 중에서 (b)에서 (d)까지에 나와있는 빗금친 부분은 전하 분포의 공핍근사를 설명하고 있다.

반전으로 넘어가서, 그림 16.8(d)로부터 우리는 축적층 전하처럼, 소수 캐리어 반전과 관련한 전하는 산화물-반도체 접촉면에 근접한 반도체의 협소한 부분에 있다는 것을 알 수 있다. 게다가, ΦS = ΦF(공핍 도중), ΦS = 2ΦF(반전의 시작), 그리고 ΦS = 2ΦF + 6kT/q(반전)일 때, 공핍 반도체 영역과 비교해보면, 우리는 공핍 폭이 증가된 공핍 바이어스와 더불어 증가하지만 반도체가 반전하면 아주 조금 증가한다는 것을 알 수 있다. 앞의 관찰중 첫 번째 것에 근거하면, 실제 반전층 전하는 산화물-반도체 접촉면에 위치한 같은 전하의 δ-함수에 의해서 델타-공핍 해로서 모델화 된다. 두 번째 관찰을 설명하기 위해서, 추가적으로 반전에 더해진 전하의 δ-함수는 MOS-C 게이트에 더해진 전하와 정확하게 균형을 맞춘다고 가정된다. 결과적으로, 반전 바이어스와 공핍영역 전하의 델타-공핍 해에서 x > 0 전계와 x > 0 정전기 전위는 ΦS = 2ΦF에서 고정된다. 다른 말로, 반전 바이어스 해는 단지 공핍의 끝에 있던 해에 표면 전하의 δ-함수를 추가함으로써 구할 수 있다.

이제 알아볼 남은 바이어스 영역은 공핍영역이다. 기본적인 공핍근사에서 실제 공핍전하는 반도체내에 x = W의 거리에서 끝나는 분리된 사각형의 분포로 대체된다. p-형 반도체라고 가정하고, 공핍근사를 취하면 우리는 다음과 같이 쓸 수 있다.

식(16.10)

Poisson의 방정식을 사용해서 다음처럼 줄일 수 있다.

식(16.11)

x = W에서 경계조건 E = 0를 적용해서 식(16.11)을 적분하면 다음처럼 된다.

식(16.12)

x = W에서 Φ = 0으로 놓고 두 번째 적분을 하면 다음처럼 된다.

식(16.13)

마지막으로 공핍폭 W는 x = 0에서 Φ = ΦS의 경계조건을 사용하면 식(16.13)에서 부터 구할 수 있다.

식(16.14)

따라서,

식(16.15)

식(16.10), (16.12), (16.13), (16.15)를 동시에 가지고서 이상적인 공핍 바이어스 해를 구할 수 있다. n-벌크 소자에 대해 앞의 식에 있는 NA는 -ND로 바뀐다.

결론을 짓기 전에, 공핍-반전 전이 지점에 존재하는 공핍폭 WT에 대한 특별한 이해가 필요하다. 델타-공핍 식에서 WT는 물론 최대로 구할 수 있는 평형 공핍 폭이다. ΦS = 2ΦF일 때, W = WF이기 때문에, 식(16.15)에 대입하면 다음의 식을 얻을 수 있다.

식(16.16)

MOS 도핑농도의 전 범위에 대한 WT 대 도핑의 그래프는 그림 16.9에 나와 있다.

그림 16.9  300K로 유지되는 실리콘 소자 내의 최대 평형 공핍폭의 도핑 의존도

16.3.2 게이트 전압 관계

16.3.1절에서 바이어스 상태는 반도체 표면 전위 ΦS로 표현된다. 이런 방법으로 수식화된 결과는 반도체의 특성에 의존적이다. 그러나 ΦS는 시스템의 내부제약(한계) 또는 경계상태이다. 직접적인 제어를 받는 것은 외부적으로 인가된 게이트 전위 VG이다. 따라서, 만약 16.3.1절의 결과가 실제 문제에서 사용되어 진다면, VG와 ΦS와 관계 있는 식들이 구해져야 한다. 이 절에서는 필요한 관계들을 유도할 것이다.

우리는 이상적인 소자에서 VG가 부분적으로 산화물과 반도체를 가로질러서 강하된다는 사실로부터 시작하겠다.

식(16.17)

그러나 반도체 벌크에서 Φ = 0이기 때문에, 반도체 양단의 전압강하는 다음과 같다.

식(16.18)

VG와 ΦS의 관계를 구하는 데 필요한 일은 ΦS로써 ΔΦOX를 표현하는 문제로 줄어든다.

앞에서 말했듯이(16.2.2절), 이상적인 절연체에서는 어떠한 전하도 전하를 발생하는 요소도 없기 때문에

식(16.9)

이고

식(16.20)

이다. 따라서,

식(16.21)

여기서 xo는 산화물의 두께이다. 다음 과정을 EOX를 반도체의 전계와 관련짓는 일이다. 전혀 다른 2개의 물질 사이에 수직한 방향으로의 잘 알고 있는 경계조건을 적용하려면 다음의 식이 필요하다.

식(16.22)

여기서 D = εE는 유전변위이며, QO-S는 경계면에 위치한 전하/단위면적이다. 이상적인 구조에서는 QO-S = 0이기 때문에(이상조건 3),

만약 델타-공핍 방정식이 사용된다면, O-S 접촉면의 캐리어 전하들의 δ-함수층은 축적과 반전 조건에서 기술적으로 QO-S을 제공할 것이다. 그러나, 델타-공핍 해에서 모든 축적영역에서는 ΦS = 0로 바이어스되고, 모든 반전영역에서는 ΦS = 2ΦF로 바이어스된다. 따라서 앞에서 언급한 수식에서, 우리가 유도한 VG - ΦS 관계는 단지 공핍-바이어스 계산을 할 때만 사용된다.

식(16.23)

식(16.24)

그리고

식(16.25)

KS는 반도체 유전상수이다; KO는 산화물 유전상수이다; 산화물-반도체 경계면의 전계는 ES이다. 결과적으로, 식(16.18)과 (16.25)를 (16.17)로 대체시키고, ES가 ΦS의 함수로 되어있는 것을 인식한다면, 우리는 다음의 식을 구할 수 있다.

실리콘에서 KS = 11.8이고, SiO2에서 KO = 3.9이기 때문에, 우리는 식(16.24)에서부터 MOS 구조에서 Si-SiO2 접촉면에 전하가 없다면 EO ≅ 3ES라고 결론 내릴 수 있다. 이 장의 모든 에너지 대역도는 이 내용과 일치해야 한다.

식(16.26)

만약 델타-공핍 해의 결과를 이용하면, 식(16.12)와 (16.15)를 합치면 다음의 식을 얻을 수 있다.

식(16.27)

그리고

식(16.28)

이다.

그림 16.10  인가된 게이트 전압과 반도체 표면전위 사이의 전형적인 관계; ＋＋＋＋부분은 델타-공핍 해, ━━━━부분은 정확한 해 (xo = 0.1㎛, NA = 1015/㎤, T = 300K)

전형적인 소자 파라미터를 이용한 식(16.28)로부터 계산된 VG - ΦS 의존성이 그림 16.10에 나와있다. 또한 유사한 정확한 의존성도 나타나 있다. 그림은 게이트 전압 관계의 중요한 특성을 잘 보여준다. ΦS는 소자가 공핍 바이어스되어 있을 때, 매우 빠르게 변화하는 함수이다. 그러나, 반도체가 축적(ΦS < 0)되거나 반전(ΦS > 2ΦF)될 경우, 게이트 전압에 ΦS의 작은 변화를 일으키기 위해 큰 전하를 취한다. 이것은 게이트 전압이 공핍 바이어스 하에서 산화물과 반도체 사이에서 부분적으로 나뉘어짐을 뜻한다. 반면에 축적 바이어스와 반전 바이어스 하에서, 인가된 전위의 변화는 단지 1V보다 약간 더 크다. 반도체의 특성이 공핍 바이어스 영역의 한 부분에서 다른 부분으로 진행할 때, 강하게 변하기 때문에, 우리는 전기적 특성에서 협소한 전압 범위 이상으로 중요한 변화를 기대하게 된다.

예제 16.3

문제 : MOS-C가 T = 300K, xo = 0.1㎛,에서 유지되고 있으며, 실리콘 도핑은 NA = 1015/㎤이다. 다음을 계산하시오.

(a) kT/q 단위와 볼트 단위에서의 ΦF

(b) ΦS = ΦF일 때의 W

(c) ΦS = ΦF일 때의 E

(d) ΦS = ΦF일 때의 VG

풀이 :

(a)

(b) 식(16.15)를 사용해서,

(c) x = 0일 때 식(16.12)를 사용해서 ES를 구한다. 따라서,

(d) 식(16.26)을 대체하면 다음과 같다.

주석 : 이 예제에서의 계산과 결과는 꽤 좋은 예이다. kT/q단위에서 ｜ΦF｜는 T =300K일 때 9에서 18의 범위를 가진다. MOS 소자에 사용된 축퇴되지 않은 도핑 때문에, 우리는 ｜ΦF｜가 볼트(T = 300K에서 <0.56V)에서 나타난 Si 대역차의 반보다 작다는 것을 알 수 있다. 계산된 W는 주어진 도핑(그림 16.9를 보시오.)과 관련된 WT 보다 작다. 여기서 놀랄만한 것은 표면전계의 크기이다; ES ∼ 104V/㎝. 결과적으로, 이 예제에서 가정된 소자 파라미터는 그림 16.10에 사용된 것들과 동일하다. 계산된 VG는 그림 16.10의 그림에 나타난 값과 일치한다.

16.4 정전용량 - 전압특성

산화물에 한정된 d.c. 전류와 더불어, MOS-C에서 관찰되는 중요한 특징은 정전용량(Capacitance) 이다. 정전용량은 인가된 전압의 함수에 따라서 변하며, 측정된 정전용량-전압특성은 알아야 하는 중요한 특성이다. 소자 전문가에게는 MOS-C C-V특성은 소자의 내부상태를 보여주는 그림창(picture window)같은 것이다. 특성도는 산화물과 반도체 모두에서 이상적인 소자에서 파생된 여러소자들의 특성을 알아내는데 유용한 도구로써 활용된다. 앞에서 말한 이유들 때문에, MOS-C C-V 특성은 MOS소자를 제조할 때는 언제나 사용된다.

대부분의 연구소와 제조업체에서, C-V 특성은 7.2.3 절에서 언급한 것같은, 또는 그림7.6에 나타난 자동화된 장비들을 사용해서 구한다. MOS-C는 실내빛으로부터 차단된 상태로 조그만 상자속에 장착되어서 측정실에 위치된다. 그리고 MOS-C는 C-V 측정기에 절연된 케이블을 사용해서 연결된다. 측정기는 미리 선택된 d.c. 전압위에 작은 a.c. 신호를 인가하고, 측정 소자를 통해서 흐르는 a.c. 전류의 흐름을 측정한다. a.c. 신호는 일반적으로 15mV rms이거나 그보다 작으며, 공통신호주파수는 1MHz이다. 내부조항들은 연속적인(또는 유사하게 연속적인) 정전용량 대 전압 특성을 구하기 위해서 d.c. 전압을 천천히 변화시킨다. 측정기로부터의 출력은 일반적으로 컴퓨터 모니터에 나타나며 자료의 하드카피(hardcopy)는 프린터나 플로터를 사용하면 된다. 저주파(유사상태) 측정장비 뿐만아니라 고주파(1 MHz) C-V 측정능력을 갖춘 다소 복잡한 상업적인 장비가 그림 16.11(a)에 나와있다.

이 절은 주로 소위 저주파 또는 고주파 한계에서 MOS-C C-V 특성의 형태를 모델링하는데 할애하겠다. 이 한계상황의 지정은 원래 정전용량 측정에서 사용된 a.c. 신호의 주파수에서 언급되었다. 비록 이 절에서의 이론적인 방법이 이상적인 소자에만 제한되더라도, 실제의 측정연구에 대해서 이 절의 마지막 부분에서 다루겠다.

16.4.1 이론과 분석

정성적인 이론

전형적인 MOS-커패시터로부터 구한 저-고주파 C-V 특성이 그림 16.11(b)에 나와있다. C-V 특성의 형태를 설명하기 위해서, 일단 n-형 MOS-C 내부의 전하가 d.c. 바이어스가 걸렸을 때 축적에서 공핍을 통해 반전까지 도달하는 것처럼, a.c. 전압이 인가되었을 때에는 어떻게 반응하지에 대해서 알아보자.

그림 16.11 (a) Keithley 동시 고-저주파 C-V 시스템 (b) MOS-C의 고-저주파 정전용량-전압 특성. 이 소자는 ND = 9.1 × 1014/㎤(100)Si; xO = 0.119㎛이다. [(a)는 Keithley 1993-1994 검사-측정 카탈로그에 나와있다.]

우선 축적영역에 대해서 알아보자. 축적영역에서 d.c. 상태는 다수 캐리어가 산화물-반도체 접촉면의 오른쪽에 쌓이는 것으로 특정지울 수 있다. 게다가, 축적상태하에서 시스템의 상태는 매우 빠르게 변한다. 전형적인 반도체 도핑에서, 축적된 소자의 작동에 관여하는 유일한 캐리어인 다수 캐리어는 10-10에서 10-13초 정도의 시간 상수와 동일하다. 결과적으로, 1MHz 또는 그 이하의 기본검사 주파수에서, 소자는 인가된 a.c. 신호를 유사하게, 또는 다르게 말하면 그림 16.12(a)에 나와있는 것처럼 산화물의 양측면에 작은 ΔQ정도를 더하거나 뺀 정도의 작은 a.c. 신호를 따를 수 있다고 가정할 수 있다. a.c. 신호가 절연체의 가장자리에 근처에서 전하를 빼거나 더하기 때문에, 축적된 MOS-C 내부의 전하상태는 근본적으로 보통의 평행-평판 커패시터와 같다. 따라서 저주파 또는 고주파 검사에서 우리는 다음과 같이 결론지을 수 있다.

식(16.29)

여기서 AG는 MOS-C 게이트의 영역이다.

그림 16.12 (a) 축적, (b) 공핍, (c) ω → 0일 때의 반전, (d) ω → ∞일 때의 반전과 관련한 d.c. 바이어스하에서 n-형 MOS-커패시터 내부의 a.c. 전하변동상황. 축적과 공핍 바이어스에 적당한 등가회로모델은 (a), (b)에 전하블록다이어그램 아래에 나와있다.

공핍 바이어스하에서 n-형 MOS소자의 d.c.상태는 게이트의 -Q 전하와 반도체의 +Q 공핍층 전하로 특정지울 수 있다. 물론, 공핍층전하는 산화물-반도체 접촉면에 인접한 실질적인 폭 W로부터 다수 캐리어들이 후퇴하는 것과 직접적으로 관련있다. 따라서, 단지 다수 캐리어만이 소자의 작동에 관여하며, 시스템내부의 전하상태는 매우 빠르게 변할 수 있다. 그림 16.12(b)에 나와 있는 것처럼, a.c. 신호가 MOS-C 게이트의 증가된 음전하에 위치할 때, 반도체 내부의 공핍층은 거의 순간적으로 확장된다; 즉, 공핍폭은 인가된 a.c. 신호에 대한 응답에서 그것의 d.c. 값이 변동한다. 만약 그림16.12(b)의 정적 d.c. 전하가 개념적으로 제거된다면, 나머지 모두는 2층 절연체의 양측면에 존재하는 작은 변화전하뿐이다. 모든 측정 주파수에 대해서, 이 상태는 명백히 두 개의 평행 평판 축전지(CO와 CS)가 직렬로 연결되어 있는 것과 같다. 여기서,

식(16.30a)

식(16.30b)

이고

식(16.31)

이다. 식(16.31)로부터 W가 증가된 공핍 바이어스와 더불어 증가하기 때문에, C(depl)는 d.c. 바이어스가 평탄대역에서 반전영역의 시작까지 변함에 따라 감소한다.

일단 반전이 시작되면, 우리는 상당수의 소수 캐리어가 인가된 a.c. 바이어스의 응답으로 산화물-반도체 접촉면에 쌓인다는 것을 알고 있다. 또한, 공핍층의 d.c. 폭은 WT에서 최대가 되는 경향이 있다. 그러나, a.c. 전하응답이 당장 나타나지는 않는다. 반전층 전하가 그림 16.12(c)에 나와있는 것처럼 a.c. 신호의 응답에 따라서 변화할 수 있다. 게이트 전하에서 ΔQ의 변화에 대해  균형을 맞추기 위해 필요한 반도체 전하는 그림 16.12(d)에 나와있는 것처럼 공핍폭의 작은 변화만으로도 생길 수 있다. 그러나 두 부분의 조합이 논리적으로 가능하다. 문제는 어떤 것이 MOS-C 내부에서 실질적인 a.c. 전하변화를 설명하는가에 있다. 밝혀진바에 따르면, 관찰된 전하변화는 정전용량 실험에 사용된 a.c. 신호의 주파수에 달려있다.

델타-공핍 분석

앞의 절의 내용에서, 델타-공핍 식에 기초한 1차 정량적인 이론을 전개하는 것은 상대적으로 쉬웠다. 특별히, 델타-공핍 식에서 그림 16.12의 축적과 반전층을 나타내는 전하 블록은 산화물-반도체 접촉면 전하 오른쪽의 δ-함수로 바뀔 수 있다. 결과적으로, 델타-공핍해의 C는 저주파에서 축적 바이어스와 반전 바이어스에 대해서 CO와 같다. 반면에, 공핍관계와 고주파 반전관계(식16.31과 16.33)는 변형없이 쓸 수 있다. 그림16.12의 공핍 영역을 모델링한 전하 블록은 공핍 근사를 가정한 간단한 전하분포로 나타난다. 따라서, 델타-공핍 식의 구조에서 다음과 같다.

식(16.34a)

식(16.34b)

식(16.34c)

식(16.34d)

주어진 소자 파라미터를 가지고, 우리는 앞에서의 관계로부터 CO와 WT를 계산할 수 있다. 그러나, 완전한 분석적 해를 위해서는, 식(16.34b)의 공핍-바이어스 W는 VG의 함수로 표현되어야 한다. VG의 함수로서 ΦS[eqn: SQRT {Φs}](또는 더 정확하게 를 얻기 위해서 식(16.28)을 바꾸고, 결과를 식(16.15)로 치환하면 필요한 수식들을 얻을 수 있다. 우리는 다음의 식을 구할 수 있다.

식(16.35)

여기서

식(16.36)

이다.

만약 식(16.35)가 식(16.34b)로 치환되면, 매우 간단한 결과를 얻을 수 있다는 것을 알아야 한다.   그림 16.13은 델타-공핍 분석의 결과를 사용해서 만들어진 저, 고주파 C-V특성의 예를 나타낸다.

그림 16.13 델타-공핍 이론을 사용해서 만들어진 저, 고주파 C-V 특성의 예(xo = 0.1㎛, ND = 1015/㎤, T = 300K)

16.4.2 계산과 관찰

정확한 계산

그림 16.13에 나타난 것처럼, 델타-공핍 특성은 조금은 조잡하다. 1차 이론은 주어진 바이어스 영역사이에서 게이트 전압에 대해서는 꽤 믿을만한 것이지만, 축적영역에서 공핍영역으로, 그리고 공핍영역에서 반전영역으로 넘어가는 전이영역 근처에서는 별로 좋지 않다. 관찰된 특성의 좀 더 정확한 모델링은 실제로 필요하며, MOS - 커패시터 내부의 정확한 전하 분포를 사용함으로써 구할 수 있다. 정확한 전하 분석의 결과는 부록 C에 나와있다. 비록 정확한 전하관계의 유도는 이 절의 범위에서 벗어나지만, 결과 그 자체는 꽤 다루기 쉽다. 매우 정확한 이상적인 구조의 C-V 특성을 당장 만들수도 있다.

정확한 전하 관계를 사용해서 구한 많은 수의 C-V 특성의 예가 그림 16.14에서 16.16까지 나와 있다. 이 그림들은 도핑농도(그림 16.14), 또는 산화물의 두께(그림 16.15), 소자의 온도(그림 16.16)의 변화에 따른 일반적인 영향을 보여준다. 특별히 그림 16.14로부터 고주파 반전영역의 정전용량이 증가되는 것과 공핍바이어스 영역이 도핑이 증가될수록 넓어진다는 것을 알아야 한다. 실제로, 초고농도 도핑에서 정전용량은 바이어스에 상관없이 상수에 도달한다. 이것은 기대되지 않던 결과로서, 도핑농도를 증가시킴에 따라서 반도체가 점점 더 금속처럼 작용하며, MOS-C가 점점 더 보통의 축전기처럼 작동하기 때문이다. 그림 16.15에 나타난 것 처럼, 산화물의 두께를 증가시키면 공핍 바이어스 영역을 확장시키고, 고주파 반전 정전용량에 영향을 미친다. 증가된 xO와 더불어 공핍 바이어스 영역의 증가된 폭은 간단히 소자의 산화물 부분에서의 전압강하가 부분적으로 증가한 결과이다. 마지막으로, 그림 16.16은 반전 바이어스 정전용량의 일반적인 민감도와 온도에 따라 변하는 공핍 바이어스 정전요량의 비민감도를 잘 보여준다.

(C) 예제 16.5

문제 : (a) 부록 C에 나와있는 정확한 전하 관계를 사용해서, 저주파 C/CO 대 VG 특성을 계산하고 그리는 데 사용할 수 있는 MATLAB 프로그램을 구하시오. 이 프로그램은 C/CO를 구할 수 있어야 하며, US = UF -21에서 UF + 21까지 단위길이나 그 이하로 구분되는 US = ΦS/(kT/q)에 대한 VG를 구할 수 있어야 한다. KS = 11.8과 KO = 3.9를 적용하시오; T = 300K로 놓으시오. NA와 xO만이 입력 변수로 사용되어야 한다. NA를 =1015/㎤로 놓고, 만든 프로그램을 xO = 0.1㎛, 0.2㎛, 0.3㎛에 대한 저주파 C/CO 대 VG특성을 그리는 데 사용하시오. 그림 16.15와 당신의 프로그램 결과를 비교하시오.

(b) 부록 C에 나와있는 정확한 전하 관계를 사용해서, 고주파 C/CO 대 VG 특성을 구하는데 (a)에서 했던 작업을 다시 하시오. xO = 0.1㎛로 놓고, NA = 1014/㎤, 1015/㎤, 1016/㎤에 대한 고주파 C/CO 대 VG 그래프를 출력하시오. 그림 16.14와 당신의 결과를 비교하시오.

풀이 : (a)/(b) 프로그램을 만들거나, 정확한 전하 C-V 특성을 구할 수 있는 프로그램을 만드는 것은 매우 유익한 연습이다. 독자들은 적어도 디스크에 포함되어 있거나 부록 M에 나와있는 MOS_CV MATLAB 파일들을 읽기 전에 예제 (a)를 완벽하게 해 두는 것이 좋다. 결국, 독자들의 프로그램이나 MOS_CV 프로그램에 의해서 구한 특성은 그림 16.14와 16.15의 C-V 그래프와 비교해야 한다.

그림 16.14   MOS-C 고주파 C - VG 특성의 도핑 의존도. 정확한 전하 이론을 사용해서 구한 (a) n-형, (b) p-형 특성의 예.(xO = 0.1㎛, T = 300K)

그림 16.15   저, 고주파 MOS-C C - VG 특성의 산화물 두계 의존도. 정확한 전하 이론을 사용해서 구한 (a) n-형, (b) p-형 특성의 예.(NA 또는 ND = 1015/㎤, T = 300K)

그림 16.16   고주파 C - VG 특성의 온도 의존도.(정확한 전하 이론, xO = 0.1㎛, ND = 5 × 1014/㎤)

실질적인 관찰

지금까지의 내용에서 우리는 실질적인 측정 주파수의 의미로 “저주파”와 “고주파”가 뜻하는 의미를 결정짓는 데 대해서 다소 회피해왔다. 100Hz a.c. 신호를 가지고 저주파 C-V 특성을 구할 수 있는가라는 의문을 가질만도 하다. 놀랍게도, 이 질문에 대한 대답은 ‘아니다’이다. 긴 캐리어 수명과 낮은 캐리어 발생률을 가진 오늘날의 MOS-C들은, 비록 10Hz정도의 낮은 주파수에서도, 고주파 특성을 구할 수 있다. 만약 MOS-C 저주파 특성이 필요하다면, 유사상태 기술같은 간접적인 용어들은 특성을 구하는데 사용되어져야 한다. 유사상태 기술에서 완만한(대략 10-100㎷/sec) 선형 전압경사가 MOS-C 게이트에 인가되며, 게이트로의 전류는 게이트 전압의 함수로 나타날 것이다. 이미 앞에서 보인것처럼, 소자를 통해서 흐르는 유사상태 변위전류는 직접적으로 저주차 정전용량과 비례적이다; 적당히 조절되면, 측정된 전류 대 전압은 이상적인 저주파 C-V 특성을 복제할 수 있다.

고주파 영역에서, 우리는 실질적으로 ω → ∞로 놓지 못하며, 고주파 특성을 관찰할 수 없다. 실제로, 측정 주파수는 거의 1MHz를 넘지 않는다. 더 높은 고주파에서 반도체 벌크의 저항은 활동하기 시작하며, 정전용량을 감소시킨다. 더 높은 고주파(≳ 1GHz)에서 우리는 다수 캐리어의 반응시간에 대해서 고려해야 한다.

일반적으로, 고주파 특성은 주로 측정 주파수가 1MHz 정도이다. 이것은 어느 정도의 신중함없이는 고주파 특성들이 1MHz에서 측정될 수 있다고 할 수 없다. 예를 들어, C-V측정이 이 장의 앞에서 언급된 것처럼, 연속적인 정전용량 대 전압 특성을 구하기 위해서 축적영역에서 반전영역으로까지 기울어진 d.c. 전압을 가지고 실행되었다고 가정해보자. 그림 16.17은 다양한 기울기에서 실행된 측정의 결과를 보여준다. 가장 작은 기울기의 실험에서조차, 고주파 특성의 반전영역을 잘 나타낼 수 없다는 것을 알아야 한다. 우리는 반전영역에서는 기울기를 멈추어야 하며, 소자가 평형상태에 있거나 또는 정확하게 고주파 반전 정전용량을 기록하기 위해서 천천히 소자를  반전에거 축적으로 몰아가야 한다.

그림 16.17 기울기의 함수로서 측정된 C-V 특성. 반전영역에서 고주파 정전용량은 기울기를 멈춤으로써, 그리고 소자를 평행상태에 놓음으로써 구해진다.

앞 단락의 내용은 두가지 목적을 다룬다. 그 중에서 후자는 깊은 공핍이라는 중요한 내용으로 들어갈 수 있는 출입구이다. 기울기 측정(그림 16.17)을 좀 더 정확하게 검사해보자. 기울기 전압이 축적이나 공핍영역에 있을 때, 단지 다수 캐리어만이 소자의 작동에 영향을 미친다. 그리고, 소자의 d.c. 전하 형태는 변하는 게이트 바이어스에 대해서 반응한다. 그러나, 기울기가 공핍에서 반전 바이어스 영역으로 넘어감에 따라, 많은 양의 소수 캐리어가 MOS-C 내부에서 평형상태 전하 분포를 필요로 한다. 소수 캐리어들은 반전 바이어스 영역에 먼저 들어가지 못하며, 접촉부로부터 멀리 떨어진 반도체나 산화물로 들어가지 못하며, 따라서 반도체의 표면 근처에서 생성되어야 한다. 이미 수차례 관찰해왔듯이, 이런 생성과정은 완만하며 소자를 평형상태로 만드는데 필요한 소수 캐리어를 공급하는데 어려움이 있다. 따라서, 그림 16.18(a)에 나와 있는 것처럼, 반도체는 MOS-C에 첨가되는 전하의 균형을 맞추는 데 있어서, 공핍 폭이 잃어버린 소수 캐리어를 상쇄할 수 있는 WT보다 커지는 불평형상태로 유도된다. 앞에서 묘사된, 소수 캐리어의 부족과 평형 상태를 넘어선 공핍 폭을 가진 불평형 상태를 깊은 공핍(deep depletion)이라고 한다.

그림 16.18 (a) 깊은 공핍상태에서 n-형 MOS-커패시터 내부의 불평형 전하상태. (b) 반도체가 전반적으로 깊이 공핍되었을 때, MOS-C 내부의 a.c. 전하변화

W > WT의 존재는 기울기 측정에서 관찰된 C값의 감소를 설명한다. 게다가, 증가된 기울기에 따른 정전용량의 감소는 더 많은 양의 소수 캐리어 부족을 나타낸다. 이것은 기울기가 증가하면 할수록, 소수 캐리어의 숫자가 반전 바이어스에 도달하는 것보다 발생되는 것이 작기 때문에 논리적이다.

깊은 공핍현상이 진행됨에 따라서 발생하는 한계상황은 반도체에서 소수 캐리어가 완전히 없어질 때 나타난다. - ‘완전히 깊은 공핍이 발생한다’라고 한다. 더 넓은 공핍 폭을 제외하고, 그림 16.18(b)에 나타난 완전한 깊은 공핍현상은 정확하게 그림 16.12(b)에 나타난 간단한 공핍 현상과 같다. 결과적으로, 델타-공핍 식에 근거해서, 깊은 공핍 현상에서 소자에 의해 나타나는 한계상황의 정전용량은 다음과 같아야 한다.

식(16.38)

식(16.38)은 실험적인 결과와 잘 일치하며 근본적으로 정확한 전하 분석으로부터 구한 결과와 같다. 그림 16.17에 나온 2.6V/sec 기울기 곡선은 완전-깊은 공핍 특성의 예이다.

우리가 알아야 하는 깊은 공핍 상황은 15.1절에서 언급한 DRAM과 이중 전하 소자(CCD)의 작동에 있어서 중심적인 역할을 한다. DRAM은 저장 소자로서 깊은 공핍 MOS-C를 사용한다. CCD imagers에서, 캐리어 전하는 광학적으로 생성되며, 수시로 MOS-C 게이트 배열아래의 깊은 공핍된 전위 장벽에 저장된다.

예제 16.6

문제 : 그림 16.6에 나와 있는 실험적인 C-V 특성은 다음과 같은 상황하에서 관찰되었다 : d.c. 바이어스가 (1)에서 (2)지점으로 매우 천천히 바뀌었다. 점(2)에서 VG의 굴곡율은 충분히 증가되었다. 점(3)에 도달할 때, 굴곡율은 멈추고, 정전용량은 점(4)에서 사라진다. 정성적으로 관찰된 특성을 검사하시오.

그림 E16.6

풀이 : 점(1)에서 (2)로 갈 때, 반도체는 완전히 각각의 d.c. 바이어스에 대해서 평형상태이다. 그 이유는 기울기의 매우 늦은 속도 때문이다. 따라서 우리는 일반적인 고주파 C-V특성을 관찰할 수 있다. 점(2)에서 기울기가 증가될 때, 반도체는 더 이상 평형상태일 수 없고, 결과적으로 깊은 공핍으로 유도된다. W는 WT보다 커지게 되고, C는 최소 고주파 평형상태 이하가 된다. 굴곡율이 멈추고 정전용량이 점(3)에서부터 (4)로 증가될 때, 평형상태는 표면 근처의 소수 캐리어 정공의 생성을 통해서 소자내부에 저장된다. 정공이 발생됨에 따라서, 정공들은 반전층을 증가시키고, 공핍 폭은 감소하며, C는 다시 평형 고주파 값으로 증가한다.

16.5 요약과 결론

이 장에서는 기본 MOS용어, 개념, 시각적인 분석, 분석과정등 등의 내용에 대해서 설명하였다. 우리는 MOS-커패시터를 설명하고, 이상적인 MOS는 어떤것인가에 대한 정의를 내렸다. 이상적인 MOS-C는 MOS 기초에 대한 쉬운 설명뿐만 아니라, 실질적인 MOS 구조의 더욱 복잡한 행동들을 이해하고 분석하는 데 참고적인 관점을 제공한다. 이상적인 소자의 참고적인 특성은 몇몇의 이상조건이 없어지고 계속해서 발생하는 혼란스러운 소자특성이 조심스럽게 검사되는 18장에서 더 다룰 것이다.

정상적인 바이어스 상태에서의 MOS-C의 내부 상태는 정량적으로 에너지 대역과 전하 블록 다이어그램을 사용함으로써 묘사되었다. 다이어그램을 사용한 설명과 더불어, 축적, 평탄대역, 공핍과 반전 등의 단어등이 물리적으로 정의되었다. 축적은 산화물-반도체 접촉면에서 다수 캐리어가 쌓이는 것과 관련된다; 평탄대역은 반도체 대역에서 휨이 없는 것, 또는 등가적으로 반도체에서 전하가 없는 것을 뜻한다; 공핍은 접촉면에서 다수 캐리어들의 반발작용과 관련한 것이다; 그리고 반전은 산화물-반도체 접촉면에서 소수 캐리어의 쌓임을 뜻한다.

설명의 관점에서, 어떤 분석에서든지, 공핍 바이어스 앞에서 정의한대로 2영역으로 나누는 것은 편리하며 당연하다는 것을 알아야 한다. 어떤 MOS 제조공정에서, 우리는 공핍이라는 단어는 단지 ΦS = 0과 ΦS = ΦF사이에서 대역의 휨을 설명하는 데 사용된다. 약한 반전영역은 ΦS = ΦF에서 ΦS = 2ΦF까지의 대역의 휨을 설명하는 데 사용된다. 부가적으로, 강한 반전영역은(약한 반전보다 더 반전이 일어나는) 위에서 정의된대로 반전을 뜻한다.

MOS내부의 전하밀도, 전계와 정전기적 전위에 대한 정량적인 표현들은 Poisson의 방정식을 사용함으로써 구할 수 있다. 공핍 근사와 캐리어 전하들을 모델링한 δ-함수에 근거한 1차적 해는 이 장의 앞부분에서 보였다. 정전기적 변수에 대한 정확한 해는 부록 B에 나와있다.

앞에서 구한 정량적인 수식들과 정성적인 수식들은 저주파, 고주파 한계상황에서의 MOS-C C-V 특성을 모델링하는 데 사용되었다. 이상적인 소자의 특성들을 소자 의존도에 대해서 검사하고 보였다. 결과적으로, “저주파”와 “고주파”에 대한 실질적인 의미들을 정의하였고, 깊은 공핍은 MOS-C가 반전 영역에서 평형상태가 허용되지 않을 때 발생한다는 것을 알았다. 깊은 공핍은 소수 캐리어가 부족할 때와 평형상태값을 넘어선 공핍 폭이 있을 때의 불평형 상태이다.

연습문제

문제안내표

MOS (Si-SiO2)을 포함한 모든 계산에서 캐패시터는 ,T = 300K, kT/q = 0.0259 V,ni = 1010/cm, Ks = 11.8, Ko = 3.9 를 유지한다.

16.1 아래 기술된 ΦF, ΦS 파라미터에 대해 우선 특성 바이어싱 조건을 나타내고 시스템의 정상 상태를 특성 지우는 에너지 밴드 선도와 블록 전하 선도를 그려라.

(a) 식                                         (d) 식

(b) 식                                         (e) 식

(c) 식

16.2  그림 16.8과 특히 그림 16.8(c) 를 자세히 조사하자.

(a) 전환시 바이어스된 P-bulk MOS-C 의 내부 전하상태를 묘사하는 블록 선도를 그려라.

(b) 그림 16.8(c) 의 x에 대한 p/q NA 선도가 x = 0에서 큰 변화를 가지는 이유를 설명하고,x = 0 에서 p/q NA = -2 임을 보여라.

(c) 그림 16.8에서 ΦF( kT/q) = 12, T = 300K 임을 인식하고 Wt를 결정하라. 그림 16.8(c)에 보여진 전하 분포와 유추된 Wt는 일치하는가?

16.3 GaAs 를 나타내는 그림 16.9와 유사한 도핑 선도에 대한 Wt를 설계하라.

T = 300K; Ks = 12.85.

16.4 MOS-C는 T = 300K,xo = 0.1um 로 유지되고, Si 도우핑은 ND = 1015/cm3이다. 계산하라.

(a) ΦF? kT/q단위,volts위로.

(b) Φs = 2ΦF 시에  W?

(c) Φs =  2ΦF 시에 ξs?

(d) Φs = 2ΦF 일 때 VG = VT (그림 16.10과 관련된 된 결과는 어떠한가?)

(e)  Si도우핑된(NA,ND),xo 와 입력 변수로 300K로 유지된 MOS-C의 소멸 바이어스 Φs로써, 자동으로 ΦF ,W, ξs, VG 를 계산하는 컴퓨터 프로그램을 구하라. 문제 16.3 에 나타난 결과에 반하여 독자의 프로그램 결과를 검산하라. 이 문제의 (a)-(d)에 대한 일반 해답을 증명하는데 이 프로그램을 사용하라.

16.5 (a) 부록 B를 사용하여, 식 16.28의 등가 정해가 다음과 같음을 보여라.

식----

여기서 Us ≡ Φs( kT/q) 이고  UF ≡ ΦF( kT/q) 이다. 각 각 LD, F( US UF)와 U`s의 정의에 대한 부록 B의 식 B.5,B.17와 B.18를 참조하라.

(b) (a)의 관계를 이용  US의 식으로써  VG 를 계산하는 프로그램을 설계하라. 단지 반도체 도핑과 xo 만이 입력 변수이다: T = 300K,Us = UF -21에서 Us = UF +21까지 단계적으로  Us를 증가 시켜라. xo = 0.1 um와 ND = 1015 /cm3 의 프로그램을 동작시켜라. 그림 16.10의 정해의 곡선과 독자의 수치해를 비교하라.

16.6 (a)  식 16.35에 나온 접근 방법을 따르라.

(b) xo = 0.1 um와 ND = 1015 /cm3  , T = 300K 라 하고 , 다음을 계산?

(i) Wt:

(ii) C/CO 전환 (w-->∞)

(iii) VT (델타 소멸 이론)

(iv) 그림 16.13과 독자의  C, V를 비교 설명하라.

16.7 T = 300K에서 작동되는 이상 xo = 0.2㎛ MOS-C의 에너지 밴드는 그림 16.7 과 같다. 인가된 게이트 전입이 Si-SiO2경계면의 EF=Ei 와 같은 반도체의 밴드 밴딩을 일으킴을 보아라. 다음 질문의 답에 요구되는 델타 소멸 근시치를 이용하라.

그림 P16.7

(a) 위치 함수로 반도체 내의 정전계 전위 (Φ) 를 도시하라.

(b) 위치 함수로 산화물과 반도체 내의 정전계 (ξ)를 간략히 도시하라.

(c) 반도체 내에 평형조건이 유지되는가? 설명하시오.

(d) 반도체 내의 위치 대 전자 집중도를 도시하라.

(e) Si-SiO2 경계면에 집중된 전자는 무엇인가?

(f) ND=?

(g) ΦS=?

(h) VG=?

(i) 산화물 사이의 전압강하(ΔΦOX) 는 얼마인가?

(j) 정규화된 소신호 캐패시터,표시된 바이어스 점의 MOS-C C/C0, 는 얼마인가?

16.8 그림 P16.8의 이상 C-V 특성과 에너지 대역도를 이용하여 다음 테이블을 완성하시오. 테이블의 명명된 각 바이어스 조건에 대해, 이상MOS-C  C-V 특성의 상응하는 바이어스 점을 인식시키기 위해 글자(a-e)를 사용하라. 마찬가지로,각 바이어스 조건과 관계된 대역도를 인식시키기 위해 숫자(1-5)를 사용하라.

표

그림 P16.8

16.9 그림 P16.9는 T = 300K,VG ≠ 0 에서 동작하는 일차원 에너지 대역도이다. Si - SiO2경계면상에서  EF = Ei 임을 인지하라.

그림 P16.9

(a) 반도체내부에 평형 조건이 이루어 지는가?

(b) ΦF=?

(c) ΦS=?

(d) VG=?

(e) x0=?

(f) 에너지 대역도에 그려진 상태에 상응하는 블록 전하 선도를 그려라. 기준 목적으로, 독자의 선도에 최대 평형 소멸 너비,WT를 포함시켜라.

(g) 주어진 MOS-C fh 부터 기대되는 저주파수 C-V 특성의 일반 모양을 도시하라. 에너지 밴드 선도 상에 나타난 상태에 상응하는 위치에서의 C-V 특성에 ×를 위치시켜라.

(h) 에너지 대역도 상에 나타난 특정 바이어스 점에 대해, 구조적으로 보여진 캐패시터의 바른 표현은 다음 중 어느 것인가? 설명도 하시오.

(i) 식                             (ii) 식

(iii) 식                             (iv) 식

16.10 이상적 MOS 캐패시터는 내부 실리콘 기층 위에 만들어진다.

(a) 평탄 대역 조건하에 커패시터의 에너지 대역도를 그려라. MOS-C 의 모든 세가지 요소에 대한 선도를 포함시키고,금속과 반도체의 페르미 준위를 올바르게 표시하고,에너지 레벨을 명시하시오.

(b) 양과 음의 게이트 바이어스 조건하에서 커패시터를 나타내는 블록 전하 선도를 나타내라.

(c) 델타 소멸 근사치를 포함하여, 주어진 MOS-C 에 대한 저주파수 C-V 특성을 그려라. 각 동작 영역 내에서 독자의 그림을 정당화 시켜라.

16.11 현대공정에서 표준 MOS-C의 금속 게이트를 반도체로 바꾸는 반도체-산화물-반도체(SOS)커패시터를 생산하는 것은 가능하다. 두 가지 이상적 n-type 비감쇄 실리콘 전극판,이상적 구조,그림 P16.11에 나타난 바이어스 정렬로 구성된 SOS-C를 가정하고서 질문에 답하라. 요구되어지는 도시적 답의 오류를 정정하도록 돕는 어떠한 말도 포함시켜라.

(a) 다음 상황에서의 에너지 대역도를 그려라. I) VG = 0,(ii) VG > 0,그러나 작음, (iii) VG > 0,매우 큼,(iv) VG < 0 차이가 작음,(v) VG < 0 큼.

(b)  (a)에서 고려된 다섯 가지 바이어스 조건들에 상응하는 블록 전하 선도를 그려라.

(c) 이 문제에서 묘사된 SOS - C에 대한 고주파 C-V 특성을 그려라. 기준을 위해,SOS - C 로서의 동일 반도체 도핑과 산화물 두께를 가지는 MOS-C의 고주파C-V 특성을 도시하라.

그림 P16.11

16.12 (a) 그림 P16.12(a)에서 보여진 C-V을 고려해라.   VG > VT 일 때  평형 전환 층을 나타내는 곡선은 어느것인가? 설명하시오.

(b) 두 가지 MOS-C로부터 도출된  C-V곡선이 그림 P16.12(b)에서 동일 게이트 지역 (AG)와 비교된다. 곡선b를 나타내는 MOS-C는 곡선 a를 나타내는 MOS-C보다 (얇은 것; 동일물; 두꺼운 ) 산화물을 그리고 (얇은 것; 동일물; 두꺼운 ) 도우핑을 가지고 있다. 주어진 해에 어떻게 도달하는지를 간략히 설명하시오.

그림 P16.12(a)

그림 P16.12(b)

16.13 ( 이상적이라고 생각되는)MOS-C에 의해 나타나는 C-V특성을 그림 P16.13에 나타내었다.

그림 16.13

(a) n-type 또는 p-type의  MOS-C의 반도체 요소는? 어떻게 답을 구했는지 설명하시오?

(b) C-V특성상의 점(2)에 싱응하는 MOS-C에너지 대역도를 그려라.(MOS-C 상의 모든 세 가지 요소에 대한 선도를 포함시키고, 산화물과 반도체의 정확한 밴드 밴딩을 보이고,금속과 반도체의 페르미 준위를 바르게 위치 시켜라.)

(c) C-V 특성상의 점(1)에 상응하는 블록 전하 선도를 그려라.

(d) 만약 MOS-C의 넓이가 3×10-3 cm2,산화물의 두께(xo)는 ?

(e) 델타 소멸 근사치를 포함하여,WT와 주어진 MOS-C에 대한 반도체 도핑 집중도를 결정하라.

16.14 이상적 MOS-C가 T = 300K에서 동작된다. xo = 0.1㎛, ND = 2×1015 /cm3 , AG = 10-3cm2

(a) 주어진 장치로부터 기대되는 고주파 C-V 특성의 일반 형태를 그려라.

(b) 최대 고주파 캐패시턴스가 되는 CMAX 를 결정하고 구하라.

(c) 최소 고주파 캐패시턴스가 되는 CMIN 를 정의하고 델타 소멸 근사치를 이용하여 구하라.

(d) 만약 VG=VT , ΦS를 구하라.(수식과 답을 모두 )

(e) VT를 계산하라.

(f) 게이트 바이어스가 ΦS = 3ΦF/2라고 가정하자. 특정 게이트 바이어스에 상응하는 MOS-C 에너지 밴드 선도를 그려라.(MOS-C의 모든 세가지 요소에 대한 선도를 포함시키고,산화물과 반도체의 적당한 밴드 밴딩을 보이고,산화물과 반도체의 페르미 준위를 위치시켜라.)

(g) 게이트 바이어스가  ΦS = 5ΦF/2임을 가정하라. 특정 게이트 바이어스에 상응하는 블록 전하 선도를 그려라.

(h) d.c.바이어스가 축적으로부터 전환될 때 이 장치의 C-V특성은 측정되어진다. 사선을 사용하여 (a)의 해로서 동일 좌표상의 결과적인 C-V특성의 기대 형태를 그려라.

16.15 이상적인 MOS-C 커패시터의 d.c.상태는 그림 P16.15에 나타난 블록 전하 선도에 의해 특정 지어진다.

그림 P16.15

(a) 반도체는 n-type인가? p-type인가? 설명하시오.

(b) 그 장치는 축적용인가? 소멸용, 역 바이어스용인가? 설명하시오.

(c) 블록 전하 선도의 전하 상태에 상응하는 에너지 대역도를 그리시오.

(d) 블록 전하 선도를 근사적으로 수정하므로써,고주파 a.c. 신호가 장치에 인가될 때 MOS-C내부의 전하 상태를 특정 지워라.

(e) 구조로부터 기대되어지는 고주파 C-V 특성의 일반 형태를 그려라. 그림 P16.15블록 선도의 전하상태에 상응하는 점에 C-V특성에 ×를 나타내어라.

(f) 그림 P16.15선도에 일어나는 동일 게이트 전압이 바이어스 되는 동안,MOS-C는 전반적으로 소멸되어진다. 시스템의 새 상태를 묘사하는 블록 전하 선도를 그려라.

16.16  VG 특성에 대한 전체 소멸도  C/C0를 계산하고 도시하는 MATLAB(computer)프로그램을 쓰라. 프로그래밍을 단순화시키기 위해 p-type의 MOS-C를 택해라. ΦS = ΦF  일 때 V1이 게이트 전압이 된다. 문제 16.5에 나타난 절차를 따라서,특성상의 VG ≤ V1 (ΦS ≤ ΦF)를 계산하기 위해 부록 C의 저주파 관계식을 사용하라.식 (16.38)을 이용,  VG ≤ V1 시에, VG 대 C/C0 를 구하라; VG ≤ 3VT 에서 계산을 멈추어라. 두 전압 범위 상에서 계산된  C/C0를 하나의 도표에 합쳐라. xo = 0.2㎛, NA = 7.8×1014/cm2 에 놓고,독자의 프로그램을 실행시키고 그림 16.17의 전체 소멸 곡선과 도시된 출력을 비교하라. (바라는 n-type 특성을 얻기 위해 VG=0 인 수직선상에 독자의 계산된 p-type 특성치를 반영하는 것이 필수적일 것이다.)

16.17 C-V 특성을 나타내고 MOS 장치를 모델링하는데 요구되는 산화물 두께(xo)와 도핑 집중도(NA 또는 ND)는 측정된 고주파 MOS-C C-V 데이터로 부터 바로 유추된다. 그림 16.17 에 기록된 고주파 C-V 데이터를 이용하여,결정과정을 알아보자.

(a) 고축적된 MOS-C 의 측정된 캐패시턴스는 산화물 두께를 결정하는데 이용된다. 그림 16.17에 보여진 특성을 나타내는 MOS-C는 82pF의 최대 캐패시턴스(C0)를 가지고,AG = 4.75×10-3cm2의 게이트 넓이를 가진다. 주어진 데이터로 부터 xo를 구하라.

(b) 변환된 MOS-C 로써 측정된 고주파 캐패시터는 반도체 도핑 집중도를 결정하기 위해 사용되어진다. 그림 16.17에 관해, (  VG < -4V)전환으로 장치가 바이어스 될 때 관측된 C/C0의 최소 고주파치를 기록하라. 부록 C의 Eq(c.1)에서,관측된 C/C0를 Weff 와 연결시켜라. (a)에서 결정된 xo를 사용, Weff(inv)를 계산하라. Weff(inv)/LD의 실험치를 얻기 위해 LD = 2.91×10-3cm로써  Weff(inv)를 나누어라.(고유 Debye 길이 ,LD는 부록 B와 C에 정의 된다. 인용된 식은 T = 300K이다.)

(c) 9 ≤｜UF｜≤ 18 범위에서 0.05%이상의 정확치로 다음과 같이 식이 세워 진다.

식

여기서, UF ≡ ΦF/(KT/q)이다. 수동과 전산적 상호 기술을 이용,(b)의 Weff(inv)/LD 의 실험치를 매칭시키기 위해 필요한 UF의 깂을 구하라. 4가지 중요치에 대한   UF를 구하고 T = 300K로 추정되는 상응하는 ND를 계산하라.(주의: WT = Weff(inv)에 상응하는 그림 16.9의  ND값은 UF의 첫 추정치를 계산하는데 교대로 사용되는 ND 의 최적의 첫 추정치를 제공한다.)

17 MOSFET - 기본원리

MOSFET기본 집적 회로는 반도체 공학의 주요한 기술이 되었다. 오늘날,디지탈 신호 처리상의 보다 단순한 논리회로 게이트로부터 동일 실리콘 칩 상의 논리회로와 메모리 기능을 가진 설계에 이르는 수 백가지의 MOS-트랜지스터가 생산중이다. MOS 장치는 퍼스널 컴퓨터를 포함한 많은 전자 시스템 속에 있다. 초기에는,MOS-트랜지스터는 비슷한 약어인, 금속 산화물 반도체 트랜지스터(MOST),절연 게이트 전계 트랜지스터(IGFET),금속 산화물 반도체 전계 트랜지스터(MOSFET)등으로 불리어  졌다.(PIGFET와 MISFET라고도 명명됨). 그러나 시간이 지남에 따라, 트랜지스터 구조는 MOSFET으로 점차 알려 졌다. 이장에서, 우리는 MOSFET동작과 장치 특성 묘사에 관심을 둔다. 우리는 MOS 구조가 이상적이라고 가정 할 것이다. 게다가, 기본 트랜지스터 외형과 긴 채널(큰 면적의) 증식형 MOSFET에 많은 발전이 있었다. 19장에서 소 면적 효과와 구조적 변화를 조사했다. 우리는 여기서 MOSFET 동작과 구조 내의 직류 전류 흐름의 질적인 토의로부터 시작하여, 직류(ID-VD) 특성의 양적 분석을 통해 심화시키고, 교류 응답의 조사로써 결론을 내겠다.

17.1 동작의 정성적 이론

그림 17.1(a)는 기본 MOS-트랜지스터 외형의 단면을 나타내고, 그림 17.1(b)는 단순화 된 단면을 나타낸다. 물리적으로 MOSFET 은 본질적으로 단지 MOS - 게이트로 조절되는 반도체 영역에 인접한 두 개의 pn 접합을 가진 MOS-캐패시터이다. SI 기판은 p-형(그림대로) 또는 n-형일 수 있다; p+접합은 n-벌크 장치에서 요구되어 진다. 그림 17.1(b)는 표준단자와 직류 전압 지시자이다. 인가된 단자 전압에 대응되어 흐르는  드레인 전류(ID)는 주요한 직류값이다. 전류흐름은 항상 (현상황에서는 전자) 소스(S)를 통해 흐르고, 드레인(D)를 통해 나가며, 게이트(G)의 조절이나 게이팅 동작에 좌우된다. 접지에 상응된 게이트에 인가된 전압은 VG이고,접지에 상응된 드레인 전입은 VD 이다. 다르게 기술되지 않는다면, 소스와 후면은 접지되었다고 본다. 일반 동작 하에서는 드레인 바이어스는 항상 드레인 pn접합을 역 바이어스 하는 것과 같다.

그림 17-1  기본 MOSFET 구조. (a) 이상적 p-벌크 (n-채널)MOSFET의 단면도.(b) 단자 방향,캐리어 그리고 전류 흐름 방향,표준 바이어스 조건을 나타내는 간소화된  p-벌크 (n-채널)구조의 단면도

결론적으로,구조내의 전자의 정성적 흐름을 반영하므로,p-벌크 장치의 드레인 전류는 외부 회로에서 드레인 단자로 들어갈 때,양이게 된다.

드레인 전류가 인가된 터미널 전압의 기능으로써 어떻게 변화되는지를 결정하기 위해,VD = 0로 놓고 인가된 게이트 전압의 기능으로써 구조 내부 상황을 조사하자. VG가 축전될 때나 공핍 바이어스 될 때(VG ≤ VT ,  VT는 공핍-반전 천이점 전압), 소스와 드레인 사이의 게이트 영역은 홀이나 전자의 초과나 결핍을 가지계 된다.언급된 조건하에서 n+  사이의 표면을 따라서 보면,개방회로를 효과적으로 보게된다. VG 가 반전 바이어스 될 때(VG ≥ VT), 운동 전하를 가지는 반전층은 Si 표면과 인접하게 형성된다.  n+영역 사이의 표면을 살펴보면,그림 17.2(a)에서 묘사된    것처럼 인가된 n-형 영역(반전층) 또는 소스와 드레인 영역을 연결하는 도전 채널을 볼 수 있다. 자연적으로 반전 바이어스가 커질수록, Si표면의 전자 적층이 커지고,반전층의 도전성이 커진다. 그래서 반전게이트 바이어스는 소스-드레인 채널을 만들거나 인가시키고 채널의 최대 도전성을 결정한다.

드레인바이어스의 동작으로 전환시, 반전바이어스 VG > VT 가 게이트에 인가되고 드레인 전압은 VG = 0에서 부터 조금씩 증가 된다고 가정하자. VD = 0 에서의 장치내부의 상황은 그림 17.2(a)에서 묘사되었고,열평형 상태가 명백히 유지된 고 드레인 전류가 0이된다.VD 가 소량의 양전위로 되면,표면 채널은 단지 단순한 저항처럼 동작하고 VD에 비례하는 드레인 전류는 드레인 터미널로 흐른다.  소량 VD 바이어스에 상응하는 ID = VD 관계는 그림 17.3의 원점에서  점 A까지의 선으로 보여진다. VD > 0 어떠한 바이어스도 삽입되어, 드레인 pn 접합을 역바이어스 시켜야 하고 Si 기판을 통해 흐르는 역바이어스 접합 전류는  ID 에 기여한다. 그러나, 잘 만든 장치에서 VD가 접합 항복전압보다 늦다면, 접압전류는 채널 전류와 비교하여 완전히 무시될 수 있다.

일단 VD가 십분의 일 볼트 이상 증가한다면,장치는 새로운 동작 상태로 들어 간다. 특히,채널 내의 전류 흐름과 연계된 드레인에서 소스로의 전압강하는 게이트의 반전 효과를 무력화 시킨다.   그림 17.2(b)에서 묘사되듯이,소스로부터 드레인 으로의 채널로 획장되고 반전층의 케리어의 수는 상당히 감소된다. 감소된 캐리어의 수는 채널의 도전성을 감소시키고,교대로 이것은 관측된 ID = VD 특성 곡선의 감소로써 반영된다. 드레인 전압을 계속 감소시키는 것은 채널 캐리어 집중도의 긍정적 감소를 일으키고 그림 17.3에 나타난 ID = VD특성내에 체계적 곡률을 일으킨다. 채널 캐리어 내의 큰 감소는 드레인 근처에서 일어나고,결과적으로 반전층은 완전히 드레인 근처에서 없어진다.(n｜surface 는 NA로 떨어짐)( 그림 17.2c를 참조). 채널의 드레인 끝단의 표면 공핍의 징후,드레인에 인접한 Si-SiO2경계의 채널 캐리어 집중이 벌크 도핑 집중과 일치되는 특별한 상황은 핀치 오프(pinch-off)로 묘사된다.

그림 17.2 VD > VT MOSFET 동작의 다양한 상태의 도시 (a) VD = 0; (b) 완만한 VD바이어스내의 채널(반전층)의 폭; (c)핀치 오프(pinch-off) (d) 핀치 오프 후(VD > VDsat)의 동작. (반전층의 너비와 공핍 너비 등이 축적되어 그려지지 않았음을 주목 하라.)

채널이 장치내에서 핀치 오프 될 때,점B는 그림 17.3의 특성에 도달한다.;즉, ID - VD특성 곡선은 약 영으로 된다.

핀치 오프 전압,VDsat의 초과 상태의 드레인 전압에대해,그 채널의 핀치 오프 부분은 한 점에서 공핍 채널 영역, △L로 확장된다.(그림 17.2(d)  참조). 적은 캐리어와,낮은 도전성을 가지고 있기 때문에, 핀치 오프된 △L부분은 과도 VDsat 에서의 대부분의 전압을 흡수한다.

그림 17.3 주어진 VG > VT 에서 VD에 대한 ID 의 변화

△L ≪ L 인 긴 채널이 주어졌을 때,MOSFET의 핀치 오프 영역에 대한 소스는 본질적으로 모양에 있어서는 동일하고 모든 VD ≫ VDsat  에 대해 동일한 절점을 갖게 된다. 도전영역의 모양과 영역사이의 인가된 전위가 변하지 않을 때,영역을 통해 흐르는 전류는 항상 불변이다. 그래서,  만약 △L ≪ L이면, ID 는 과다 VDsat에서의 드레인 전압에 대해 거의 불변이다. 만약 △L가 L에 상당한다면,동일 전압 강하(VDsat)가 더 짧은 채널(L - △L)사이에서 일어날 것이고,그림 17.3에서 나타난 것처럼 장치내의 핀치 오프된 ID가  VD ≫ VDsat 가 증가함과 동시에 증가할 것이다.

그래서 지금까지 우리는 게이트와 드레인 바이어스의 분리된 조작에 대한 MOSFET의 응답을 조사하였다.  ID - VD 특성의 완전한 형태를 설정하기 위하여,분리된 검토로부터 나온 결과를 결합시킬 필요가 있다. 확실히 VG ≤ VT에대해, 게이트 바이어스는 표면 채널을 만들지 않고 접합 항복전압아래의 모든 드레인 바이어스에 대해 ID ≒ 0 이다.  모든 VG > VT 에서 형태의 특성이 그림 17.3에 나타난 대로 관측 될 것이다. 채널의 도전성이 VG 가 증가함에 따라 증가 할 것이기 때문에,  ID - VD 특성 곡선의 초기 치는 VG가 증가 함에 따라서 증가할 것이다. 게다가,VD = 0 일 때 가장 큰 반전 층의 캐리어가 존재할수록, 핀치 오프를 얻기 위해 필요한 드레인 전압이 더 커진다. 그래서,VDsat는 VG 가 증가함에 따라서 증가 해야 된다. 계속된 토의 속에서 VD와 VG에 대한 ID의 변화는 그림 17.4에 나타난 것과 같은 형태가 되어야 한다.

막 성립된 특성은 MOSFET 구조의 “트랜지스터”의 성질을 언급한다. 출력 회로에 흐르는 ID가 게이트에 인가된 입력 전압에 의해 조절될 때,물론 트랜지스터의 결과는 나온다. 우리는 주어진 VG에 대해  VD > VDsat 인 특성 부분이 동작의 포화 영역으로서 묘사됨을 주목해야 된다.;  VD < VDsat 인 특성 부분을 동작의 선형부분이라 부른다.(때때로 3극 진공관). 또한,   채널 캐리어가 전자일 경우는 MOSFET은 n-채널로서 불린다.:채널 캐리어가 wjdrhd일 경우 MOSFET은 p-채널 장치라 명명된다.

그림 17.4 긴 채널(△L ≪ L) MOSFET에서 기대되는  ID - VD 특성의 일반 형태

예제 17.1

문제 : 전 단원은 n-채널에서 p-채널로 변화된 MOSFET로 다시 씌어졌다고 가정하자. 설명을 위해 사용된 MOSFET은 p-채널 장치라면 그 부분의 수치는 어떻게 바꿔야 하는지 보여라.

풀이 : 요구되어진 수정은 다음과 같다:

그림 17.1(a) ...  p-타입 기판 → n-타입 기판 ; n+ 드레인 / 소오스 → p+ 드레인 / 소오스.

그림 17.1(b) ... 정공은 채널 캐리어로서 전자를 대치한다.; p-Si 벌크 (기판) → n-Si 벌크;      드레인 터미널 근처의 극성에서  VD ≥ 0 → VD ≤ 0  ; 양의 ID 전류가 소오스에서 드레인으로 드레인 접촉 밖으로 흐른다는 것을 보이기 위해 화살표는 역전된다. (IEEE 협약에서 항상 장차 단자로 흐르는 전류는 양으로 규정한다. 엄격히 그 규약에 따른다면 정상동작 하에서 p-채널 MOSFET의 ID ≤ 0 일 것이다. 여기서는 양의 드레인 전류를 다룬다.)

그림 17.2 ... 소스/드레인 도핑은 p+ 로 바뀐다.

그림 17.3 ... VD → -VD 그리고 VDsat → - VDsat 그림의 x-축을 따라서. 교대로, 존재하는 VD 명명은 다시 얻을 수 있고 특성은 x-축의 음의 부분을 따라서 다시 그려 질 수 있다.(IEEE 협약에 따르면, 특성은 ID ≤ 0 와 VD ≤ 0  인 삼사분면에서 뒤바뀐 형태로 종종 그려 진다.)

그림 17.4 ... “VG 증가”를 “-VD ≤ 0”  증가로 바꾸고  VD 를 -VD 로 바꿔라. p-채널 장치에서  VT < 0 이기 때문에, 만약 VG > VT 이면 전류는 흐르지 않고 VG < VT 이면 전류가 관측된다.

적당한 수치에 대한 변화에 추가하여, 불일치 기호(≠)은 그림 17.2와 그림 17.3에서 반대로 되어야 한다.

17.2 양적인 ID - VD 관계

MOSFET 발전 관점에서,  복잡성의 증가에도 불구하고 점진적으로 정확성을 증가시킨 긴 채널의 ID - VD 식의 계층성을 발전시켰다. 우리는 두 가지 식을 조사할 것이다; “제곱 법칙”이론과 “벌크 전하”이론. 전자는 매우 단순한 관계를 제공한다; 후자는 휠씬 정확한 실현을 제공한다. 특히,두 이론의 마지막 유도 단계를 제외하고는 두이론은 동일하다. 더 정확한 긴 채널의 이론들에 관한 설명은 이 단원의 끝에 나온다.

17.2.1 예비 설명

문턱 전압

MOSFET 동작의 양적 표현에서 파라미터  VT 가 장치의 특성의 정확한 성질을 결정하는데 중요한 역할을 한다는 것은 명백하다. MOSFET분석에서  VT 는 일반적으로 문턱 또는 턴온 전압으로 불린다. 트랜지스터는 반전 시에 전류(턴온)를 흘리기 시작 한다. 중요한  VT파라미터에 대한 계산적 표현은 16.3.2절에서 ΦS = 2ΦF 일 때  VG = VT 라는 사실을 사용하여 쉽게 세울 수 있다. 특별히, 이상적 n-채널(또는 p-벌크)장치가 주어졌을 때, 식 (16.28)에 간단한 대치는 다음과 같다.

식 17.1a

분석적으로,

식 17.1b

이동도

MOSFET d.c.특성에 대한 양적 표현을 유도하는데,“효과적 이동도”라는 새로운 파라미터를 만나게 된다. 캐리어 이동도,μn 과 μp ,는 3.1절에서 처음 묘사되었고, 반도체 결정내의 캐리어 이동의 용이성의 척도가 되었다. 반도체 벌크에서, 즉, 반도체 표면에서 멀리 떨어진 점에서, 캐리어 이동도는 일반적으로 많은 격자 산란과 매질 내에서 일어나는 이온화된 불순물 산란에 의해 결정된다. 주어진 온도와 반도체 도핑에 대해, 이 벌크 이동도(μn 과 μp )는 잘 정의되고 잘 문서화된 매질 상수이다. MOSFET의 캐리어 이동은 표면으로 캐리어를 가속시키기 위하여 게이트에 인가된 전기장이 일어나는 표면 반전 층에서 일어난다. 그래서 반전 층 캐리어는 격자와 이온 불순물 산란에 추가하여 Si( 그림 17.5 참조)와 동작을 방해하는 충돌을 가지게 된다. 추가적인 표면 산란 작용은 이동도에서 가장 큰 감소를 갖는 Si 표면 근처에 밀집된 캐리어와 더불어 캐리어의 이동도를 낮춘다. 반전층 캐리어의 평균 이동도는 유효 이동도라 불리고 심벌 μn 과 μp 로 주어진다.

유효 이동도에 대한 정식 수학적 표현을 세우기 위해,n-채널 장치를 그림 17.6에 나타난 구조와 차원을 가지고 고려하자. x는 산화물 반도체 경계 면으로 부터 반도체에로의 깊이라고 간주하고,y는 소스로 부터 측정된 채널을 따른 거리로 생각하며,xc(y)는 채널 깊이,n(x,y)는 채널 내의 (x,y)점의 전자 집중도로,μn (x,y) 는 채널내의 점(x,y)에서의 캐리어의 이동도로 간주하자. 표준 평균 과정에서,소스로부터 궤도 거리 y인 캐리어의 유효 이동도는 다음과 같이 주어진다.

식 17.2

참고로 궤도점 y에서의 채널 내의 cm2당 전자 전하는 다음과 같음을 나타내는 것은 유용하다.

식 17.3

그림 17.5  Si-SiO2 경계면 상의 표면 산란의 도시

그림 17.6  장치 구조, 면적, 양적 분석에서 추측된 좌표

다른 표현 식은

식 17.4

만약 드레인 전압이 작다면, 채널 깊이와 캐리어 전하는 다소 소스에서 드레인 까지 일정 할 것이고,유효 이동도는 모든y 값에 대해 일정할 것이다. 반대로,드레인 전압이 커지면,xc 와 QN 은 위치에 따라 변하고,μn 은 소스로 부터 드레인으로 옮겨 감에 따라 약간 변한다는 것은 따당하다. 다행이도,긴 채널의 장치에서, 인용된 y변수는 중대란 착오 없이 일반적으로 무시 될 수 있다. 그래서, 이장에서는 우리는 μn은 y와 인가된 전압 VD 에 무관한 장치 파라미터라고 간주하자.

인가된 게이트 전압에 대한 μn과 독립적으로 증가된 반전 바이어스는 캐리어에 작용하는  x-방향의 전기장을 증가시키고 산화물 반도체 경계면에 가까운 캐리어를 정의한다. 표면 산란은 강화되고,μn은 증가된 반면 바이어스에 따라 감소한다.-독립은 무시 될 수 없다. VG 에 대한  μn 의 독립은 장치마다 다르지만 일반적으로 그림 17.7에 나타난 식을 따른다. 독립성을 정렬하는 것은 경험적 관계에 의해 나타낼 수 있다.

식 17.5

여기서 μo 와 θ는 상수이다.

그림 17.7 인가된 게이트 전압(VD ≒ 0)에 의한 μn의 샘플 변화. 데이터(▒)는 SUN, Plumber16 참조 . 식(17.5)는 선형 곡선을 세우는데 이용된다.(μbulk = 1340 cm2/V-sec,μo = 847 cm2/V-sec, θ = 0.0446/V.)

식 (17.5)는 실험 데이터에 적합한 μo와 θ를 결정하고 나서 그림 17.7의 고선을 세우는데 이용된다. 결과, 그림 17.7에서 표면 산란 현상은 다소 중요하며, 벌크 μn 아래의 유효 이동도를 일으킨다.

17.2.2 제곱법칙 이론

분석에서 MOSFET은 그림 17.6에서 묘사 된 대로의 구조와 면적을 가진 긴 채널 장치이다. 그림은 추측된 좌표계를 가리킨다.

턴온(VG ≥ VT) 이상의 게이트 전압,과 핀치 오프(0 ≤VD ≤ VDsat ) 이하의 드레인 전압에 대해, 제곱 법칙 ID - VD 관계의 유도는 다음과 같다: 일반적으로

식 17.6

도전 채널 내에 전류 흐름은 배타적으로 y-방향이다. 게다가, 전류의 확산 성분은 종종 반도체 내의 주어진 점에서의 다수의 캐리어를 다룰 때 무시 될 수 있다. 그래서, 과거 유사한 문제에 기초하여, 식 17.6의 전류 확산 요소(qDN▽n)을 무시하는 것은 타당하다. 제시된 표현에 추가하여

식 17.7

식 (17.7)의 모든 요소-μn , n 그리고 JNy - 는 물론 x-그리고 y에 의존한다. n처럼 JNy 는 x = 0+ 에서 크고 반도체 벌크로 들어감에 따라 급격히 감소한다.

전류흐름은 표면 채널에 묶여 있으므로, 채널 내의 단면을 흐르는 전류는 ID 와 동일하다. 즉,

식 17.8a

식17.8b

식 17.8b 를 조사하면, 식의 오른쪽 두 번째 부분은 μnQN이라는 것을 주목하라. 식 17.8b는 다음과 같이 요약된다.

식 17.9

다음,ID가 y와 독립이라는 것을 주목하고, 우리는 식(17.9)를  채널의 길이에 대해 ID를 적분함으로써 더 유용한 식으로 바꿀 수 있다.

식 17.10

또는, 독립위치의 μn을 가지고,

식 17.11

y의 궤도점에서 채널 전위Φ에 QN과 관계된 분석식은 명백히 유도를 완성하는 것이 요구되어진다. 요구되어진 표현식을 세우기 위해, 우리는 VG가 VT 를 초과할 때 MOS-C내의 평형 반전-층 전하는 MOS-C게이트에 첨가된 전하를 조절한다는 것을 상기하자. 다른 말로 하면,

식 17.12

전하들이 산화물 끝에 인접하게 추가되기 때문에, 우리는 다음과 같이 말한다.

식 17.13

그래서

식 17.14

여기서

식17.15

는 게이트의 단위 면적 당의 산화물 캐패시터이다.

MOS-C내의 전체 후면은 접지 된 반면에,MOSFET의 아래쪽 “판”전위는 소스에서 영에서 드레인에서 VD까지 변한다. 그림 17.8에서 보인 대로 MOSFET은 판사이의 전위차가 소스에서  VG ,드레인에서 VG - VD ,점 y에서 VG - Φ인 곳에서 저항-판 캐패시터가 될 수 있다. 확실히 MOSFET내의 점 y에서 전압 강하 VG - Φ는 MOS-C내의 평활한 VG 전압강하를 대치 할 수 있다. 식 17.14를 사용하여 다음과 같이 결론 지울 수 있다.

식 17.16

그림 17.8 MOSFET 채널내의 전하를 결정하기 위한 캐패시터 모델.

ID - VD 관계는 식 17.11의 QN 과 적분에 대해 식 17.16을 대치 함으로써 간단해질 수 있다. 결과는

식 17.17

특별히 진행될 방전식이나 식 17.17은 핀치 오프이하에서 적용된다는 것이 재 강조된다. 사실,  만약  VDsat를 초과한 VD 가 식 17.17에 대치된다면 주어진  VG에 대해  VD 대 계산된  ID 는 감소한다. 그러나, 정성적 토의에서 보인대로,만약  VD가  VDsat를 초과하면  ID는 거의 불변이다. 그래서, 처음 정렬에서, 그 특성의 핀치 오프된 부분은 다음과 같이 놓음으로써 모델링된다.

식 17.18

또는

식 17.19

IDsat 관계는 Φ(L) = VD →  VDsat 일 때 채널의 드레인 끝단에서의 핀치 오프는 QN(L) → 0   라고 암시한다는 것을 인식함으로써 간소화된다.

식 17.20

또는

식 17.21

그리고

식 17.22

VG 에 대한  μn 의 의존성을 무시하면, 식 17.22는 턴온, 소위 “제곱 법칙”독립성 위의 게이트 전압 제곱으로써 변하는 포화 드레인 전류를 예견한다.

(C) 예제 17.2

문제 : ZμnC0/L에 의해 나누어진 제곱 법칙 ID는 VG - VT 값에 대해서 VD에 대해 그려진다면,정규화된 특성은 장치 독립적이다-동일 특성이 Z,L,μn,x0 그리고 NA 의 조합을 위해 얻어진다. VG - VT = 1,2,3,4V 에 상당하는 특성을 보여주는 ‘’광범위한“그림을 만들어라.

풀이 : 요구된 그림은 그림 E17.2 에서 나타내어 진다. 아래에서 보여진 Matlab 프로그램은 그림을 그리는 데 이용되어 졌다.

Matlab 프로그램을 요약하면...

그림 E17.2

17.2.3 벌크 - 전하 이론

첫 조사에서 매우 타당하고 바람직한 결과가 나왔음에도 불구하고, 자세한 조사에서 제곱 법칙은 중요한 흠이 있음이 알려졌다. MOSFET채널에서 흐르는 게이트 전하의 변화를 추측한 제곱법칙 모델에서 사용된 캐패시터 모델은 QN의 변화에 의해서만 조절된다. 소스에서 드레인까지의 모든 채널에서의 공핍폭이 VD ≠ 0 하의WT에 고정된다면 추측과 동일하게 된다. 실제로, 그림 17.2(b)에서 (d)까지 에서 묘사된 것처럼, 공핍폭은 VD ≠ 0 일 때 소스에서 드레인으로의 흐름으로써 확장된다. 공핍층 또는 “벌크”전하에서의 포인트-포인트 변화는 어떠한 전하 조절 관계에서도 포함되어 져야 한다.

W(y)가 고려된다면, 공핍폭에서의 변화로 휠씬 더 정확한 식을 얻는다.

식 17.23

여기서, 16장의 델타 고갈 관계를 이용하면,

식 17.24

식 17.25

그래서, 식 17.23과 17.25를 합하고 다음식을 소개하면,

식 17.26

여기서 식 17.16의 벌크 - 전하 이론식을 얻는다. 즉,

식 17.27

벌크 - 전하 식에 기초한 ID - VD 관계는 식 17.27을 17.11에 넣고 적분함으로써 다음에 쉽게 얻어진다. 결과는 다음과 같다.

식 17.28

제곱 법칙 분석으로써, 특성의 핀치 오프 부분은 , VD > VDsat 에서 측정된 ID 를  VD = VDsat 에서 ID 와 같다고 놓으므로써 거의 형상화된다. 이와 같이 VDsat에 대한 표현식은 Φ(L) = VD → VDsat  일 때 식 17.27에서  QN(y)｜y=L→ 0 임을 주지함으로써 쉽게 얻을 수 있다. 다음 식을 얻는다.

식 17.29

우선, 제곱 법칙 이론의 주요 장점은 그 단순성이라는 것을 확인할 필요가 있다. 일반 흐름, 기본 관계, 이와 같은 것은 과도한 양의 수학적 연계 없이 제곱-법칙의 식을 사용함으로써 세워질 수 있다.

그림 17.9 제곱 이론과 벌크 - 전하 이론으로부터 유추된 ID  - VD 관계의 비교. 벌크 전하 곡선은  x0 = 0.1㎛와 T = 300K 라고 추측함으로써 계산되어진다.

반대로, 벌크 전하 이론은 긴 채널 MOSFET에서 유도된 실험 특성과 연관이 있다. 비록 식 17.28과 식 17.29가 그들 제곱 법칙 분석, 추가된 이론, 식 17.17과 17.21에서 나타나지 않은 관계보다 더 복잡할지라도, 항상 음이며 주어진 동작 조건에서 ID 와 VD를 감소시키도록 동작된다. 두 가지 이론을 비교하는 그림 17.9는 기판 도핑이 감소함에 따라 앞으로의 관찰을 확증하고 다른 잘 알려진 성질 - 제곱 이론 법칙 이론의 정확성을 설명 발전시킨다. 사실, 벌크 전하 이론은 NA(  ND) → 0 와 x0 → 0일 때 수학적으로 제곱-법칙 이론으로 귀찰 된다.

예제 17.3

문제 : 이상적 n - 채널 MOSFET의 게이트와 드레인은 다음 페이지에 그려진 대로 함께 묶여 있다고 가정하자. x0 = 500 Å, NA = 1016 /cm3 , Z/L = 10, μn = 625 cm2/V-sec, T = 300K. 벌크 전하 이론을 도입하여,ID 를 구하라.

(a) VG = VD = 1V;

(b) VG = VD = 3V.

풀이 : (a) 이 문제는 약간의 트릭이 필요하다.

식

그리고

식

VG = 1V,VG < VT 그래서 트랜지스터는 꺼진다; ID = 0

(b) 식 17.28에 VG = VD = 3 을 대입하여 ID를 계산하는 것은 틀린 결과를 낸다. 본문과 그림 17.9에서 보인대로,벌크-전하 이론에서의 VDsat 는 제곱법칙 VDsat = VG - VT 보다 낮은 전압에서 일어난다. VD = VG 이기 때문에, VD = VG > VG -VT > VDsat 이다. 게이트와 드레인을 한데 묶어, MOSFET는 모든 VD = VG > VT 에 대해 포화된다.

각각 식 17.15,17.25,그리고 17.26을 도입하여, 우리는 C0 = 6.90 × 10-8 F/cm2 ,WT = 3.06 × 10-5 cm, VW = 0.71V임을 알 수 있다. 식 17.29에 대입하여 VDsat = 1.15V임을 알 수 있다. 최종으로, 식 17.28을 사용하여 VD = VDsat 을 가지고  ID를 계산하면  ID = 0.382 mA 임을 알 수 있다.

17.2.4 전하판과 정확한 전하 이론

제곱이론 법칙과 벌크 전하 이론은 두 가지 엄격한 고유의 한계를 갖고 있다. 첫째로, MOSFET 채널(전의 분석에서 QN )의 전하는 문턱 전압이거나 또는 아래에서 게이트 전압에 대해 동일하게 영의 값을 갖는다고 본다. 실제 장치에서는, 채널 전하는 매우 작다, 그러나 영은 아니다. 결과적으로, 여분의 드레인 전류는 문턱 전압이거나 또는 아래에서 소스와 드레인사이에서 흐른다. 여분의 드레인 전류를 문턱 이하 전류라 부르고 그 정확한 값은 흥미롭다. 두 번째로,제곱 이론 법칙과 벌크-전하 관계는 자기 - 포화되지 않는다. - 특성의 핀치 오프 부분이상에서 인위적으로 만드는 것이 필요하다.

인식된 잘못은 전하판과 정밀-전하 식에서 제거된다; 어떠한 이론도 문턱 전류를 계산하는데 이용될 수 있으며, 두 이론은 자기 포화적이다. 전하판과 정밀-전하 모델의 결과인 ID  - VD 계산상의 관계는 부록 D에 수록되어 있다. 정밀-전하 결과는 MOSFET내의 정밀-전하 분포를 가지고 세울 수 있다.  전하-판 모델은 정확한 식의 간소화 된 형식으로 나타낼 수 있다. 토의되는 이론 중에서, 전하-판 식은 정확성과 복잡성사이의 최적의 교환을 제공한다. 인용된 더 정확한 이론에 의한 결과인 표본  ID  - VD 특성은 그림 17.10에서 보여진다. 불변 값인 VD 를 가지고  VD대 ID 의 계산되고 관찰된 문턱 이하의 특성은 그림 17.11에서 보여진다.

그림 17.10   x0 = 0.05㎛, NA = 1015 /cm3 , μn = 550 cm2/V-sec, T = 23℃, L=7 ㎛,Z = 70 ㎛ 인 n채널의 MOSFET 의 이론적인 전류- 전압 특성. 점선이 전하-판 이론으로 가지고 계산될 때 곡선은 정밀-전하 결과로부터 유도 될 수 있다.

그림 17.11 x0 = 0.013㎛, NA = 1014 /cm3 또는, NA = 1015 /cm3 를 제외한 그림 17.10 의 장치로서 동일한 파라미터를 가지는 n-채널의 MOSFET의 문턱 이하 전송 특성. VD = 1V 라 놓고,실선과 점선은 부록 d에 수록 된 정밀-전하와 전하-판 관계로부터 각각 계산되어 진다. 이상적 장치의 곡선은 실험치와의 비교를 위해 전압 축을 따라서 이동되어진다.

17.3 교류 응답

17.3.1 소 - 신호 등가 회로

일반적으로 소-신호 등가 회로로 표현되는,MOSFET 의 교류 응답은 그림 17.12(a)에서 2 단자 망을 고려함으로써 가장 편리하게 세울 수 있다. 초기에 캐패시터 효과가 무시될 수 있는 낮은 동작 주파수로 한정한다. 다음 발전과 결과가 15.2.4.절의 J-FET 표현과 유사함을 주목해야 한다.

그림 17.12 ( a) 2 단자 망으로서 보인 MOSFET (b) 낮은 주파수와  (c)  높은 주파수 소 - 신호 등가 회로 특성과 MOSFET 교류 응답.

우선 장치의 입력을 조사함으로써 시작하자. 게이트와 접지 된 소스/기판 사이의 입력 단자를 조사하고,캐패시터를 살펴보자. 그러나,캐패시터는 낮은 주파수에서 마치 개방 회로처럼 동작한다(처음에는). 그러므로, 개방회로로 MOSFET에 저-주파수 입력을 형상화하는 것이 상용적 표준이다. 출력단에서 직류 드레인 전류는 VD 와 VG 의 형식으로 세워진다. 즉,ID = ID (VD, VG ). 교류 드레인과 게이트 전위,vd 와 vg ,가 각각 직류 드레인과 게이트 단자 전압,VD 와 VG ,에 더해질 때, 그 구조를 통한 드레인 전류는 ID (VD, VG) + id 로 수정된다, 여기서 id 는 드레인 전류의 교류 성분이다. 장치가 전위에서 교류 변환을 따른다면, 이것은 저 - 동작 주파수이면, 다음과 같다.

식 17.30 a

그리고

식 17.30 b

식 17.30b의 첫 항을 테일러 급수로 직류 동작점에서 확장시키고, 단지 첫 차수의 항(고차수 항은 무시) 만 고려한다면, 다음과 같다.

식 17.31

식 17.30b에 대치되면

식 17.32

식 17.32의 편미분은 컨덕턴스이다.

식 17.33a

식17.33b

다시 쓰면

식 17.34

식 17.34는 드레인 단자에 대한 교류 전류 노드 식으로서 표시한 것이고,조사에의해 그림 17.12b 에 나타난 회로의 출력 부분에 연결된다. 결론적으로, 장치의 게이트-소스 또는 입력 부분은 단순히 개방회로이기 때문에, 그림 17.12b는 MOSFET의 저-주파수 교류 응답을 특성 짓는 바람직한 소-신호 등가회로이다.

전계 효과 트랜지스터에 대해 gm 파라미터는 바이폴러 접합 트랜지스터의 형상화의 α와 β에 유사한 역할을 한다. 이름 그대로, gd 는 소스와 드레인사이의 장치의 출력 어드미턴스나 채널의 교류 컨덕턴스로써 나타내진다. 외부 gd 과  gm 의 관계는 식 17.17,식17.22의 직접적인 차이에 의해 얻어지고, 식 17.33을 사용한 17.28은 표 17.1에 수록되어 있다.

실제 응용에서 종종 일어나는 고 주파수 동작시에,그림 17.12b의 회로는 장치의 단자사이에서 캐패시터 결합을 고려하도록 수정되어 진다. 요구되는 수정은 그림 17.12c에서 보여 진다. 출력에서의 드레인과 소스 단자사이의 캐패시터는 그림 17.12c에서 제외된다,그이유는 드레인 - 소스 캐패시터가 일반적으로 무시되어 지기 때문이다. 입력과 출력사이의 바람직하지 못한 피드-백을 제공하는 Cgd 는 소위 오버랩 캐패시터 - 드레인 영역을 포함하는 게이트 부분으로부터 생기는 캐패시터와 많은 부분에서 연계된다.

표 17.1 MOSFET 소-신호 파라미터

오버랩 캐패시터는 오버랩 영역에서 또는 자기 정렬된 게이트 과정을 통해서 더 두꺼운 산화물을 형성함으로써 최소화된다. 자기정렬된 게이트 합성 과정에서 높은 온도 과정을 견디는 MOSFET 게이트 물질,일반적으로, 폴리 실리콘은 우선 축적된다. 게이트가 정의된 후,소스와 드레인 영역은 확산과 침투에 의해 게이트에 접촉하여 형성된다. 그림 17.12c에서 보여진 잔류 캐패시터,Cgs 는 MOS게이트의 캐패시터와 우선 연계된다.

17.3.2 차단 주파수

그림 17.12c 의 소-신호 등가회로가 주어졌을 때,MOS 트랜지스터의 최대 동작 주파수 또는 차단 주파수를 계산하는 것은 가능하다. fmax 을 MOSFET이 최적 조건하에서 입력 신호를 더 이상 증폭시키지 못하는 주파수로서 정의된다.- 즉, 트랜지스터의 출력이 단락 회로일 때 출력 전류대 입력 전류의 비의 절대값이 단일한 주파수. 조사에 의해, 출력이 단락 회로일 때의 입력 전류는 다음과 같다.

식 17.35

여기서, Cgd 는 작고 Cgs ≒ CO. 이와 같이, 출력 전류는

식 17.36

그래서, ｜ iout / iin ｜ = 1 로 놓고 f = fmax 에 대해 풀면, 다음을 얻을 수 있다.

식 17.37

식 17.37의 후자는 표 17.1의 핀치-오프 gm 의 아래 값을 사용하여 세울 수 있다. 주목해야 할 주요한 점은 채널 길이 L 이 fmax 을 결정하는데 중요한 지시 파라미터라는 것이다.; 증가된 MOSFET 동작 주파수는 채널 길이를 감소시키므로 얻을 수 있다.

17.3.3 소 - 신호 특성

장치내의 특별한 관심을 끄는 선택된 소-신호 특성의 표현 그림은 그림 17.13에서 보여진다. VD = 0인  VG 대 gd 는 정확한 VT 의 값을 얻는데 사용되어 진다. 이것은 gd - VG 의 특성을 VG 축에 추정함으로써 그리고 VT 에 전압 간섭을 수식화함으로서 얻을 수 있다. 이과정의 기초는 표 17.1의 핀치 오프 gd 의 아래에 참조함으로써 이해 될 수 있다. VD = 0일 때 제곱 이론 법칙과 벌크-전하 이론의 드레인 컨덕턴스는 다음과 같이 요약된다.

식 17.38

첫 번째로,  VG = VT  일 때 영이 되는 VG 의 선형성을 예견할 수 있다. 공핍-반전 전이점에서 표면 채널에 작은 소량의 캐리어 농도가 있기 때문에 VG = VT 에서 실험 특성이 완전히 사라지지 않는다. 이 잔류 농도는 제곱 법칙과 벌크 전하 이론에서 무시 될 수 있다. VD = 0인 VD 대 gd 특성은 유효 이동도를 감소시키는데 이용된다. 식 17.38에 의해 μn 에 gd 가 비례하기 때문에, VG 대 μn 은 gd - VG 데이터로부터 계산될 수 있다. 만약 장치가 낮은 공통 경계면 밀도를 가진다면 이동도 측정 방법은 정확하다. 경계면의 완만하고 큰 밀도는 gd - VG 특성을 나타내고  μn 에 대해 낮은 값을 보여준다.

그림 17.13의 두 번째 특성은 드레인이 접지 될 때 MOSFET로 부터 VG 대 게이트 캐패시터를 보여준다. MOSFET CG - VG  (VD = 0)특성은   MOS-C C - VG 특성과 동일한 방법으로 분석적인 목적을 위해 사용된다. 사실, MOSFET 특성은 저-주파수  MOS-C C - VG 이론에 의해 첫 번째로 모델링된다. 그러나, MOS-C 와는 달리 저-주파수 타입 특성은 MOSFET이 1MHz이상의 주파수에서 검사되어질 때 관측되어진다. 소스와 드레인 영역은 장치가 역 바이어스 될 때 게이트 전위에서 교류 파동을 따르기 위해 구조에 필요한 소수 캐리어를 공급하기 때문에 저-주파수 특성은 얻어질 수 있다.

그림 17.13 MOSFET 소-신호 특성 (a) VD = 0 인  VG 대 gd (b) VD = 0 인  VG 대 CG

소수 캐리어는 인가된 교류 신호에 답하여 MOS 게이트 영역에 입출하여 흐르기 위해 표면 채널을 사용한다.

예제 17.4

문제 : (a) 불변인 VD 를 가진 VG기능으로써 도시된 전환 컨덕턴스(gm )은 MOSFET 에서 종종 만나는 또 다른 소-신호 특성이다. gm - VG   특성의 일반적인 형식을 유도하라. 특별히, 표 17.1의 제곱 법칙을 이용하고,VT = 2V 라고 가정하고 , VD = 2,4,6V에서 VG (0 ≤ VG  ≤ 10V)  대 gm/(ZμnC0 /L) 를 도시하라.  VG 에 대한 μn의 변화는 무시하라.

(b)  (a)이론적 특성과  gm - VG 유사한 실험 특성을 비교하라. 특성의 형태에서 차이점의 원인에 대해 고찰하라.

풀이 : (a) ξ = ZμnC0 /L로 놓는다. 표 17.1의 제곱이론 법칙에서부터 유도된 것처럼,

식

모든 VD  에 대해, 만일 VG < VT = 2V이면 gm /ξ= 0. VG > VT 에 대해 VG - VT < VD ,그 장치는 포화 상태로 바이어스되고   gm /ξ는 VG에 따라 선형적으로 감소한다. 일단 VG가 VG - VT = VD인 전압에 도달하면, 그 장치는 포화상태에서 벗어나고  gm /ξ = VD = 불변이다.  gm - VG특성은 아래에 보여지는 형식으로 나타난다.

그림

(b)  n채널 MOSFET으로부터 유도된 실험치  gm - VG특성은 아래와 같이 보여진다. 데이터는 part Ⅲ 부록 [18] 에 나와 있다. 이론과 실험의 가장 주요한 차이점은 VG > VD + VT 에서 측정된 gm의 감소이다.  gm의 이런 저하는 이론적인 특성을 그리는데 무시될 수있다.

그림

17.4 결론

이 장은 MOSFET 전문용어, 동작, 분석에 대한 소개를 제공하는데 의도를 두었다. MOS구조는 이상적이라고 보고 그 고찰은 기본 트랜지스터 구조에 한정하였다. 우리는 MOSFET 동작과 구조내의 직류 전류 흐름의 정성적 고찰에서부터 시작하였다. 바이어스가 반전 될 때, 인가된 표면 반전층은 소스와 드레인 접촉 사이에서 도전 채널을 형성한다. 턴온 된 인가된 전압이 크면 클수록 주어진 드레인 전압에서의 내부 채널의 컨덕턴스는 더 커진다. 영이 아닌 드레인 전압은 교대로 소스와 드레인사이에서 전류를 흐르게 한다. 전류흐름은 낮은 드레인 전압에서는  VD에 비례하고  VD가 증가 함에 따라 채널의 협소함에 의해 곡선은 기울어지며, 마침내 내부 채널이 드레인 근처에서 사라지거나 핀치 오프되면 포화된다.

다음에 고려된, MOSFET 직류 특성의 양적인 분석은 두 가지 주목할 만한 복잡성에 귀착된다. 하나는, 표면 채널의 캐리어는 Si표면과 이동을 방해하는 충돌을 갖는데, 이것은 캐리어의 이동도를 낮추며 유효 캐리어 이동도의 도입을 필요하게 한다. 두 번째로,표면 채널 내의 캐리어 농도와 전류 밀도는 위치 함수이며,그래서 반도체 벌크 안으로 이동시 급격히 떨어진다. 그럼에도 불구하고,MOSFET 전류-전압 관계의 첫째 결론은 놀랍게도 단순하다. 제곱-법칙 이론에서 언급한 것처럼 첫 번째 이론의 결과는 식 17.17, 17.21, 17.22에서 포함되어 있다. 식 17.28, 17.29에서 의 두번째식인 벌크 - 전하 이론은 복잡성에도 불구하고 휠씬 더 정확한 실현 가능성을 제공한다. 더 정확한 식은 상세한 계산을 위해 부록 D에 언급된 것처럼 간단하게 논의 돠었다.

이 장의 마지막 부분은 MOSFET의 교류 응답에 할애되었다. 그림 17.12( b),(c)의 등가회로는 각각 저-고 주파수에서의 소-신호 응답을 설명하고 있다. 그림 17.12(c)회로를 보아 짧은 채널의 길이는 고-주파수, 고-속도 동작을 얻는데 필수적이다. 유용한 정보는 직류 단자 전압의 기능으로써 관찰되는 소신호 파라미터(gd , gm, CG )로 부터 나온다는 것을 또한 지적하였다.

포함되도록 설계되었다 할지라도, 이 장의 MOSFET 발전성은 15장의 J-FET 표현과 거의 동일하다. 독자는 그  장치의 동작과 분석에서의 유사성과 차이점을 주목하는 것은 유용한 연습이 된다는 것을 알아야 한다. 18장에서 우리는 MOSFET동작시 이상적이지 않은 결과를 조사한다. 앞에서 밝혔듯이, 소-면적 효과와 구조적 변화의 고찰은 19장에서 행해질 것이다.

연습문제

문제안내표

17.1 퀴즈

다음 물음에 간단히 답하시오.

(a) MOSFET내의 전류-흐름의 접촉은 왜 소스와 드레인과 관련이 있는가?

(b) MOSFET용어상의 채널이란 무엇을 말하는가?

(c) MOSFET  ID - VD  특성에 관해 언급할 때, 동작의 포화 영역은 정확히 무엇인가?

(d) MOS-C고찰에서 도입된 공핍 - 반전 전이점 전압의 도입과 MOSFET  고찰에서 도입된 문턱 (턴온)전압사이의 관계는 무엇인가?

(e) 반도체 벌크 내의 캐리어 이동도와 다른 MOSFET의 표면 채널의 이동도는 무엇인가?

(f) 17.2.2절의 이론적인 ID - VD 식은 왜 제곱 법칙이론으로써 언급되는가?

(g) 왜 17.2.3절의 이론적인 부단원 17.2.2의 이론적인 ID - VD 식은 벌크 - 전하 이론으로써 언급되는가?

(h) “문턱 전이 특성”을 나타내는데 무슨 변수가 도시되는가?

(i) 수학적인 드레인 컨덕턴스의 정의와 전이 컨덕턴스의 정의는 무엇인가?

(j) 관찰된 MOSFET CG - VG ( VD = 0)곡선은 왜 1MHz의 측정 주파수에서도 전형적으로 낮은 주파수 특성을 나타내는가?

17.2 샘플 계산

단순한 수학적 계산은 기대되는 장치의 변수를 세우는데 도움을 준다. T = 300K fh 유지되는 n 채널 MOSFET은 다음 파라미터에 의해 특성 지워진다. : Z = 50㎛, L = 5㎛, x0 = 0.05㎛, NA = 1015 /cm3 ,μn = 800 cm2 /V-sec(VG 와는 독립). 다음을 구하라

(a) VT

(b) IDsat (제곱-법칙 이론) 만일 VG = 2V;

(c) IDsat (벌크-전하 이론) 만일 VG = 2V;

(d) gd  만일 VG = 2V ,VD = 0;

(e) gm(제곱 법칙 이론) 만일 VG = 2V ,VD = 2V;

(f) gm(벌크 -전하 이론) 만일 VG = 2V ,VD = 2V;

(g) fmax 만일 VG = 2V ,VD = 1V;

17.3 이상적 p-채널 MOSFET이 일상적 온도로 유지 될 때

(a) VD = 0일 때, 문턱 전압에서 주어진 MOSFET의 게이트 영역에 대한 MOS 에너지 대역를 그려라.

(b) VD = 0일 때, 문턱 전압에서 주어진 MOSFET의 게이트 영역에 대한 MOS 블록 전하 선도를 그려라.

(c) 핀치 오프시의 MOSFET내의 반전층과 공핍 영역을 그려라.

17.4 일상 온도에서 동작되는 이상적인 n-채널 MOSFET에 대해 NA 에 대한 VT 의 그림을 그려라. x0 = 0.01, 0.02, 0.05, 그리고 0.1㎛ 에대한 곡선을 동일 그림에 덧 붙여라. 반도체 도우핑이 영역 1014 / cm3 ≤NA≤1018 / cm3. VT 를 0 ≤VT ≤3 에 한정시켜라.

17.5 MOSFET 문턱 전압의 온도의존성을 조사하라. 이상적 n-채널 MOSFET  를 x0와 NA 를 입력 파라미터로 간주하고, 연습 2.4에 관해,  200K ≤T≤400 K 에서의 T에 대한 VT 를 계산하고 그리는 컴퓨터 프로그램을 계산하라.  x0 = 0.1 ㎛ NA = 1016 /cm3 에서의 프로그램의 출력을 기록하라. T 변수에 대한 VT 의 일반 성질을 묘사하라.

17.6 식 17.17이  VG 에 대한 VD 의 함수로서  ID 를 계산하는데 사용된다면, VD 가 만약  VDsat  이상이라면,  VDsat 에서  VD가 최고가 되는  ID를 구하라. VDsat 에 대한 식 17.21 을 세우는 두 번째 방법을 제안한다. 특별히, 함수의 다른 의미를 결정하는 표준 수학적 절차가 식 17.17에서 식 17.21을 바로 유도해낼 수 있음을 보여라.

17.7 17.2.2절은 n-채널에서 p-채널 장치까지 변하는 MOSFET 를 가지고 다시 쓰여져 있다고 가정하라. 만약 설명을 위한  MOSFET 가 p-채널 장치라 하면 부단원의 식들이 어떻게 수정될 수 있는지를 보여라.

17.8 이 장을 통해 μn 은 인가된 게이트 전압에 대한  μn의 의존성을 설명하기 위해 식 17.5에 의해 교체 될 수 있다. μn - VG  변수를 합치는 효과를 설명하기 위해 연습 17.2의 계산적인 프로그램을 수정하라. 새로운 정규화 된 요소, Zμ0C0/L, 를 도입하기 위해, θ = 0, θ = 0.05/V 상응하는 VD 에 대한 ID/(Zμ0C0/L)특성을 덧 붙여라. θ = 0는 그림 E17.2에 이상적인 특성을 보여 주고,반면에 θ = 0.05/V 는 그림 17.7 데이터에 맞는 값이다.

17.9 그림 P17.9에 나타난 이상적 n-채널 MOSFET의 게이트와 드레인 사이에 VB ≥ 0 가 연결 되었다고 하자. 제곱 법칙 결론을 이용하라.

(a) 만약 VB = VT/12이면, ID 대 VD(VD ≥ 0)의 그래프를 그려라.

(b) 만약 VB = 2VT이면, ID 대 VD(VD ≥ 0)의 그래프를 그려라.

17.10 널리 알려진 MOSFET특성은 선택된 값에서 불변인 VG 또는 VG - VT 를 가지고 VD 대 ID 의 그림이다. 선택된 값에서 불변인 VD를 가지고  VG - VT 또는 VG 대 ID  의 부가 그림은 때때로 유용하다. 이상적 n-채널 MOSFET으로부터 기대될 수 있는 VG - VT 대 ID 특성의 모양을 그려라.특별히 VD = 1, 2, 3, 4V 에 대한 특성을 보여라. 독자의 그림이 어떻게 그려지는지를 보여라.

17.11 선형 장치와 너비 Z과 길이 L의 네모난 게이트는 VG - ID 관계의 본문 유도에서 유추되었다. 그러나, MOSFET는 그림 P17.11에 나타난 것처럼 동그랗게 만들 수 있다.

그림 P17.11

(a) r1 과 r2가 게이트 영역의 내부와 외부의 직경에 있고, 제곱 법칙 이론에서 원 모양으로의 MOSFET의 핀치오프 동작아래의 다음과 같은 식이 나온다.

식

위 결과를 유도하기위하여.원통형 좌표(r,θ,z)를 이용하고 식 17.17을 통해 17.7을 수정하라.

(b)  r2 = r1 + L 과 Z = 2лr1 이라고 하고, (a)결과는 L/r1 ≪ 1 의 한계에서 선형 결과, 식 17.17이 됨을 보여라.

17.12 문제 17.5에 따라, 우리는 MOSFET포화 전류의 온도 의존성을 조사하기를 바란다.x0 = 0.1㎛과 NA = 1016 /cm3 인 이상적인 n-채널 MOSFET을 고려하라. MOSFET내의 μ0 는 반도체 벌크의 μ0 와 같은 온도의존성을 가진다고 가정하라.

(a) 제곱 이런 법칙을 사용하여 IDsat(T)/IDsat (300K) 의 표현식을 세워라.

(b) VG = 3V 로 놓고, 200K ≤ T ≤ 400K에서의 T에 대한  IDsat(T)/IDsat (300K) 을 계산하고 그려라. 동일 좌표계에  μn(T)/μn(300K)의그림을 덧 붙여라. VG = 10로 놓고 계산과 도시를 반복하라. 독자의 결과를 토의하라.

17.13 그림 P17.13 에 나타난 대로 저항 Rs 와 RD 는 소스/드레인 단자와 채널사이에 존재한다. 이 저항은 금속-Si 접촉 저항과 소스/드레인 영역의 벌크 저항의 결합으로부터 발생한다. 전형적으로, Rs 와 RD는 긴 - 채널 MOSFET에서는 무시될 수 있다. 그러나,MOSFET의 크기는 더 높은 동작 주파수와 패킹 밀도를 얻기 위해 감소하기 때문에,Rs 와 RD는 점점 중요하게 된다. 제곱 법칙 이론을 이용하여, 식 17.17,17.21 그리고 식 17.22에서 VD 를 VD - ID(  Rs + RD)로 그리고  VG 를  VG 를  VG - ID RS 로 바꿈으로써 소스와 드레인 저항은 적절히 고려 될 수 있음을 보여라.

그림 P17.13

17.14  식 17.29를 유도하라.

17.15벌크 전하 이론에 근거한  VD대  ID / (ZμnC0/ L) 특성을 계산하고 그리는 컴퓨터 프로그램을 쓰시오. 그림 17.9의 벌크-전하 이론의 정확성을 증명하기 위해 독자의 프로그램을 사용하시오.

17.16 부록 D의 관계식을 이용하여,(a) 전하 - 판 이론과 (b) 정밀 전하 이론에 기초한  VD - ID 특성을 계산하고 그리는 컴퓨터 프로그램을 세워라. 검산으로,그림 17.10과 그림 17.11에서 보인 특성과 비교되는 결과를 얻을 수 있는 독자의 프로그램을 동작시켜라.

17.17 표 17.1의 gd 과 gm 의 특성을 증명하기 위하여 수학적 조작을 시행하라.

17.18 VG = 3V 과 VD = 0 인 바이어스가 z = 70 ㎛, L = 7㎛,μn = 550cm2/V-sec, x0 = 0.05㎛, VT = 1V인 n -채널 MOSFET 에 인가된다. 제곱 법칙 이론을 이용하라.

(a) 채널의 중간점(y = L/2)에서 반전층 전하/cm2 를 결정하라.

(b) 특정 바이어스 점에서 드레인 컨덕턴스 (gd)를 결정하라.

17.19 이상적 n-채널과 p-채널 MOSFET의 상보적 쌍은 그 장치들이 T = 300 K 에서 등가적으로 바이어스 되거나 동작 될 때 동일한 gm 와 fmax 을 나타내도록 설계되어 져야 한다. n-채널 장치의 구조적 파라미터는 z = 50 ㎛, L = 5㎛, x0 = 0.05㎛, NA = 1015/cm3 이다. p-채널 장치는 동일한 산화물 두께와 도우핑 밀도를 갖지만, 낮은 정공 이동도를 때문에, 다른 게이트 크기를 가져야 한다.   p-채널 장치의 Z 와  L을 결정하라. 두 장치의 캐리어의 유효 이동도가 반 정도의 벌크 이동도라고 가정하라.

17.20  일반적  MOSFET 복습

이상적 MOSFET로 부터 유도된  VD - ID  특성은 그림 P17.20에 나타나 있다. 주어진 특성에 대해 VDsat = 5 V  와 IDsat = 10-3 A  임을 주목하라. 그림에서 보인 제곱이론 법칙과 정보 등을 이용하여 다음 문제를 풀어라.

그림 P17.20

(a) 그림의 특성의 점 (1)에 상응하는 MOSFET 내의 반전층과 공핍영역을 세밀히 그려라. 트랜지스터의 모든 부분을 그리고 이름을 명명하라.

(b) 턴온 전압 VT = 1V 일 때,그림의 특성을 얻기 위하여 MOSFET 게이트에 인가하여야 하는 게이트 전압은 얼마인가?

(c) x0 = 0.1㎛,MOSFET 가 특성의 점 2에 바이어스 될 때, 채널의 드레인 끝단에서의 반전층 전하./cm2 는 얼마인가?

(d)  VG - VT = 3V 이기 위해 게이트 전압이 재조정되었다고 가정하자. 새 조건하에서, 만약 VD = 4V 일 때, ID 를 결정하라.

(e)  MOSFET의 동작 점이 그림 특성의 점 3에 있다면 gd 을 결정하라.

(f)  MOSFET의 동작 점이 그림 특성의 점 3에 있다면 gm 을 결정하라.

(g)  VD = 0(드레인이 소스와 후 면에 단락 시),MOSFET 에서 기대되는 VG  대 CG 특성의 일반적인 모양을 도시하라.

17.21 표 17.1의 제곱 법칙 이론의 의미를 이용하고,VG 에 따른 μn 의 변화를 무시하며, 각 문제 당 하나의 좌표계를 이용하여, 다음을 그려라.

(a)

(b)

(c)

17.22 MOSFET와 J-FET를 비교하라; 구조상, 동작, 분석상의 유사성과 차이점을 간략하게 묘사하라.

18. 실 제 MOS

이상적인 구조는 확실하고 단순한 형태에서 MOS이론의 기본 원리를 세우는데 유용한 수단을 제공한다. 그러나, 실제 MOS장치 구조는 결코 완전히 이상적 일수 없다. 이 장에서는 우리는 MOS장치 구조에서 만날 수 있는 이상적 특성으로부터의 잘 정리된 편차를 조사한다. 장치 특성에 대한 비이상성의 효과, 의심되는 물리적 원인과 비이상성을 최소화하는 방법이 주목된다. 조립의 단순성과 기능 적 단순성 때문에 MOS-커패시터는 비이상성을 조사하는데 선택의 시험 구조가 되어 왔다. 그래서,MOS-C C-V 데이터를 사용하여 비이상성의 효과를 설명하는 것은 이해될 수 있다. 이와 같이 설명은 주로 실제 것과 이상적인 MOS-C C-V특성의 비교에 의존한다. 그럼에도 불구하고, 이상적인 것과의 차이는 MOS 트랜지스터에 상당한 영향을 미친다. 이 사실을 강조하기 위하여 이 장은 MOSFET 을 주로 다루는 단원으로 되어 있다. 우리는 그 문턱 전압을 맞추기 위해 MOSFET  문턱 전압, 사용중인 방법에 비이상성이 어떠한 영향을 미치는지 토의한다.

18.1 금속 - 반도체 일함수 차이

Al - SiO2 - (p- 타입 ) Si 시스템의 고립된 요소에 대한 에너지 대역도는 그림 18.1(a)에서 축척 되어 그려 진다. 이 그림을 조사함에 있어, 우리는 실제 장치 내에서 페르미 에너지와 진공 준위사이의 에너지 차이는 고립된 금속과 시스템의 반도체 요소에서 동일하지 않다는 것을 발견한다.;즉, 이상적인 구조에 반하여,ΦM ≠ ΦS = x + (EC - EF)FB . 실제 시스템을 바르게 설명하기 위하여, 이상적인 이론은 이 금속-반도체 일함수 차이를 설명하도록 수정되어져야 한다.

요구되어지는 대로 수정하기 위하여, 그림 18.1(a) 의 동일 시스템에 적절한 평형(VG = 0)에너지 대역도를 세우자. 우리는 금속과 반도체사이의 외부 끝단사이의 선을 연결함으로써 시작하자. 이 두 가지 물질은 그들이 거리 x0 만큼 떨어질 때까지 진공 내에서 함께 위치한다. 연결된 선은 금속과 반도체사이의 전하 이동을 용이하게 하고 각각의 페르미 준위가 물질들이 함께 모아질 때 “line up" 되는 평형상태에서 시스템을 유지하는 것을 도운다. 동일 에너지에서 금속 EF 과 반도체 EF, ΦM ≠ x + (EC - EF)FB와 함께 , 두 물질내의 진공 준위는 다른 에너지에서 머물러야 한다. 그래서 전기장,ξvac, 그림 18.1(a) 에 나타난 상황에서 Al 진공 준위이상의 Si진공 준위로 요소들 사이에서 발전된다.

그림 18.1 (a) Al - SiO2 - Si 시스템의 고립된 요소들에 대한 에너지 선도의 제도. (b)실제 M)S 구조의 평형(VG = 0)에너지 대역도

게다가,  대역의 휨은 반도체 내에서 일어난다. - KSξS 는 ξvac와 동일해야 한다. ξvac 와 요소들이 가까워질수록 당연히 증가한다. 일단 금속과 반도체는 거리 x0 만큼 떨어져 있다면, 절연체는 다른 두 요소들 사이에서 빈 공간 속으로 삽입된다. 절연체의 첨가는 단순히 유효 표면 장벽( ΦM → ΦS - xi = Φ'M  과 x →x - xi = x')을 낮추고 x0 영역에서 전기장을 감소시킨다(KO > 1). 실제 MOS시스템의 결과적인 에너지 대역도는 그림 18.1(b)에서 보여 진다.

앞에서의 토의로 부터 유도되는 점과 그림 18.1(b)는 함수 차이는 반도체 표면 전위와 인가된 게이트 전압사이의 관계를 수정한다. 특별히,VG = 0로 놓음은 반도체내의 편평 대역 조건을 일으키지 못한다. pn 접합 또는 MS 다이오드 내에서와 같이, 내부 전위가 있다. 내부 전위 Vbi 의 정확한 값은 그림 18.1(b)의 두 가지 면의 절연체로부터 보여진 대로 페르미 전위로부터 대역도의 위까지 에너지 식을 세움으로써 결정될 수 있다. 다음을 얻을 수 있다.

식 18.1

그래서, 금속을 영 전위 기준점 (내부 전위를 규명하는데 있어서의 일반 절차)으로 놓음으로써,우리는 다음을 얻는다.

식 18.2

여기서

식 18.3

아마 여기서의 결론은 직관적으로 명확해야 한다.: ΦM ≠ ΦS 내의 내부 전위,그렇치 않으면 이상적인,MOS구조는 볼트로 표시되는 금속-반도체 일함수 차이가 된다.

어떠한 비이상성을 다룰 때, 주요 관심은 장치 특성에 대한 실제성의 효과이다. 일반적으로 말하면, 주어진 실제성이 이상적인 장치의 특성을 어떻게 방해하는지를 알고자 한다. 일반적인 결정 절차를 설명하고 ΦMS ≠ 0의 효과를 명확하게 하기 위해, 그림 18.1(b)은 MOS-c에 대한 에너지 대역도라고 가정하자. 또한 그림 18.2의 꺾어진 곡선은 이 p 벌크 MOS-C의 이상적 영상에 의해 보여지는 고-주파수 C - V특성의 기대치라 하자. 물론 이상적 장치의 편평 대역는 영 볼트의 게이트 바이어스에서 일어난다. 다른 한편으로, 그림 18.1(b)의 조사로부터,편평 대역 조건을 얻기 위해 음의 바이어스는 실제 장치에 인가되어 져야 한다고 추론할 수 있다. 사실, 게이트 전압(VG = ΦMS (주어진 장치에 대해 ΦMS < 0)은 내부 전압을 방출하고 ΦS = 0를 얻기 위해 인가되어 져야 한다. 두 장치는 편평-대역 조건하에서 동일 커패시터를 보여주기 때문에, 우리는 실제 장치의 편평 점은 전압 축을 따라 ΦMS 볼트를 나타낸다고 결론 지을 수 있다.

판명난 대로, 우리는 이상적 장치의 특성을 따라 어떠한 점에서도 토론을 시작할 수있다. 대역 휨 정도나 ΦS 와 관측 된 커패시턴스 사이의 일 대 일 대응이 있다.

그림 18.2  MOS-C  고주파수 C-V특성에 대한 ΦMS ≠ 0의 영향

그래서, 이상적인 장치의 C - V 특성을 따른 기준 점과 상관없이, 동일 정도의 대역 휨을 얻고 동일 커패시턴스를 관찰하기 위해 실제 장치의 게이트에 첨가된 ΦMS 를 항상 인가하여야 한다. 다른 말로는, 그림 18.2에 나타난대로,전체 이상적 디바이스의 C - V 특성은 이상적 디바이스에 상대적으로 전압 축을 따라  ΦMS 만큼 이동 될 것이다.

전번의 토의에서 ,ΦMS ≠ 0 비이상성의 효과는 도식적인 관점에서 설명되었다. 또한, 이상적인 것과 실제 C-V곡선사이의 전압 천이 △VG 의 수학적 표현을 제시할 수 있다. 만약 V'G 가 주어진 커패시턴스를 얻기 위한 이상적 디바이스에 인가된 전압이라면, 그리고 VG 는 동일 커패시턴스를 얻기 위한 실제 디바이스의 게이트 전압이라면, C-V곡선의 토의를 단순히 수학적 표현으로 바꾸면,

식 18.4

이상적 구조에 관한 것일 때 ,게이트 전압에 V'G 를 사용하는 것은 실용적이라는 것이 제시되어져야 한다. 명확하게 하기 위해, 우리는 여기서 동시에 실제와 이상적 디바이스에 참조가 되는 이 장에 V'G 의 사용을 한정한다.

실제 주어진 MOS구조의 △VG = ΦMS 값은 시스템에 대한 Φ‘M - x' 와 반도체 내의 도우핑 밀도의 인식으로부터 유추된 (EC - EF)FB 를 사용하여 식 18.3으로부터 일반적으로 계산될 수 있다. 상업적으로 중요한 n+ poly-Si 게이트와 Al-게이트 시스템에 대한 ΦMS(T = 300K) 는 그림 18.3에서 도우핑의 기능으로서 그려진다. 수많은 다른 금속-실리콘 조합에 대한 실험적으로 결정된 Φ’M - x' 값은 표 18.1에 실려 있다. 그림 18.3과 표 18.1의 실린  Φ’M - x' 값에서 ΦMS 는 단지 음의 값이고 특히 p - 타입 디바이스에 대해 전형적으로 작으며 -일 볼트이거나 조금 작다.

그림 18.3 n+ poly-Si-게이트와 Al-게이트 SiO2 - Si 구조에서의 n-과 p-타입 도핑 밀도의 함수로서의 일함수의 차.(T = 300K. n+ poly-Si-게이트 구조에 대한 Φ’M - x' = -0.18eV; Al-게이트에 대한 Φ’M - x' = -0.03eV

표 18.1 선택된 금속 - SiO2 - Si 구조의 장벽 높이

예제 18.1

문제 : 게이트 물질의 적당한 선택과 Si 도우핑의 밀도를 통해 ΦM = 0를 가진 MOS-C를 만드는 것은 가능하다. Si도핑을 범위 1014 /cm3 ≤NA 또는 ND ≤ 1018 /cm3 로 한정하고, T = 300K로 동작을 추정하여, ΦMS = 0 를 이루는 게이트 - 물질/도우핑-밀도 결합(s)를 확인하라. 표 18.1에서 주어진 Φ’M - x' 의 값을 인용하라.

풀이 : 다음을 주목하라

식

그리고 kT = 0.0259eV,EG = 1.12 eV, 그리고 ni = 1010 /cm3 를 인용하여, 다음을 계산하라.

식

ΦMS = (1/q)[Φ’M - x' - (Ec - EF)FB] 이므로 ,  ΦMS = 0를 얻기 위해 다음이 요구되어 진다.

식

표 18.1를 조사하면, 우리는 단지 일반적인 요구 사항과 합치되는 게이트 물질이  Φ‘M - x' = 0.82 eV인 Au라는 것을 알 수 있다.

ΦMS = 0인 Au p-Si MOS-C의 특별한 도우핑은 다음과 같아야 한다.

식

18.2 산화물 전하

18.2.1 일반 이론

18.1절의 끝에서 추론된 대로, ΦMS ≠ 0 는 상대적으로 작은 비이상성이다.  ΦMS ≠ 0인 전압 천이는 작고, 예견된 대로, 디바이스의 불안정성을 일으킬 수 없다. 다른 한편으로, 산화물 전하는 훨씬 중요한 효과를 내며, 큰 전압 천이와 불안정성을 포함한다. 광범위한 조사에 의해 수많은 개별 전하 중심은 산화물 또는 Si - SiO2 경계면에서 실제로 인식된다. 산화물 전하의 성질과 위치는 그림 18.4에서 요약된다.

산화물 전하의 일반 효과를 세우기 위해,산하물 층사이에서 무궤도 방식으로 변하는 전하 분포,ρ0x (x)의 존재를 가정하자. 분석에서의 편리성을 위하여, 그림 18.5의 전하 분포에서의, x - 좌표의 원점은 금속-산화물의 경계면에 재 위치된다는 것을 주목하자. 전하 중심에 추가하여, 16.3.2절에 나타난  VG - ΦS 의 유도는 더 이상 타당하지 않고 고쳐져야 한다. 특별히, 식 16.19와 16.21에서, 각 각 다음을 갖는다.

식 18.5

식 18.6

식 18.7

식 18.7의 두 번 적분은 부분적으로 적분함으로써 하나의 적분으로 줄어든다. 게다가, 만약 판 전하(ρ0x (x)에 포함되는)가 산화물-반도체 경계면에서 제외된다면, ξ0x (x) = KSξS/KO . 지시된 수정을 시행하면 다음과 같다.

식 18.8

산화물에서는 전하 중심을 가지는 구조에 대해 VG = ΦS +  △Φ0x 이고 그렇지 않을 경우는 이상적이므로,

식 18.9

그러나, 이상적인 디바이스에 대해

식 18.10

그래서

식 18.11

식 18.11에서 강조된 전압 전이는 무제한 전하에 대해 타당하고  ΦMS 에 기인하여 식 18.4의 전압 전이에 더해진다. 다음 단원에서 우리는 다양한 형식의 전하 중심에 대해 알려진 정보를 구조적으로 재검토하고 MOS 디바이스 특성에 대해 그 들의 특별한 효과를 조사한다.

18.2.2  유동성 이온

MOS 디바이스의 발전단계에서 일어나는 가장 중요한 문제는 다음과 같이 묘사 될 수 있다. :  첫째로,초기에 조립된(1960) 디바이스는 이론적 특성의 견지에서 십여 볼트의 전압에 의해 때때로 음으로 전이되는 C - V 특성을 보였다. 둘째로, 바이어스-온도(BT) 스트레싱에 기인될 때,디바이스-디그레이딩 절차를 가속시키는 바이어스 하에 디바이스가 가열되는 일반 민감도-시험 절차에서,MOS 구조는 심각한 불안정성을 보였다. 특성에서의 음의 전이는 디바이스가 양으로 바이어스되고 150℃까지 가열되고 나서 추가적인 십여 볼트 전압으로 증가된다. 음의 바이어스-온도 스트레싱은 역효과를 가진다.: 스트레싱 후의 일반온도에서의 C - V곡선은 양으로나 이론적인 곡선으로 이동된다. 극단적인 경우에 불안정성은 일반 온도에서 단순 바이어스 된 디바이스에 의해 관측될 수 있다. 주어진 디바이스이 C-V  특성을 조사할 때, 디바이스를 양으로 바이어스 시킨 후 잠시 후에 다시 C-V측정을 하면 특성이 음의 바이어스 쪽으로 약 일 볼트만큼 이동되는 것을 발견할 수 있다. 특성은 인가된 게이트 극성과 반대방향으로 항상 전이되고 관측된 곡선은 항상 이론적 곡선에 대해 음의 방향으로 된다는 것을 주목하라. 문제의 성질과 내용은 그림 18.6에 잘 요약되어 있다.

실제 관점에서, 조립 전이와 MOS디바이스의 특성의 불안정성을 일으키는 비이상성은 인식되어 제거되어져야 한다. 시 변수로서 유효 동작 점을 무조절 변수로 가진 디바이스는 거의 소용이 없다. 큰 조립 전이와 관계된 불안정성은 산화물, 특히 Na+ 내부의 유동성이온으로 추적 될 수 있다.

그림 18.6  초기  MOS 디바이스에서 관측된 큰 조립 C-V곡선전이와 바이어스온도의 도해. 모든 C-V 곡선은 일반 온도에서 얻어진다. ; x0 = 0.68㎛. +BT 곡선에 인접한 화살표는 전압의 변화의 방향을 가리킨다.

ρion (x) 은 다음과 같은 이론 전하 분포를 갖는다면

식 18.12

게이트의 단위 면적 당 산화물 내의 전체 이온 전하가 되므로, 식 18.11로부터 다음식을 따른다.

식 18.13

산화물 내의 양이온은 실험적으로 관측된 대로 C-V곡선 내에 역 전이를 일으키고, 반면에 음이온은 실험의 결과와 무관하게 정 전이를 일으킴을 식 18.13에서 주목하라. 게다가, 식 18.13의 적분치는 xρion (x)에 따라 변하기 때문에,△VG 는 산화물내의 이온의 정확한 위치에 민감하다. 만약 예를 들어, 단위 게이트 당 동일한 QM 전하가 그림 18.7(a)에 보인 대로 (a)금속에 그리고 (b)반도체에 인접하다면,  C0  = KOεO /xO 에서  △VG(a) = -(0.05)QM / C0 와   △VG(b) = -(0.95)QM / C0 를 계산한다. 인용된 예에서, 이온이 산화물-반도체 경계에 위치 할 때 전이는 약 19배 만큼 커질 것이 예견 된다. 사실, 앞의 관측에 기초하여, 측정된 C-V 특성의 큰 합성 역 전이와 불안정성은 바이어스 - 온도 스트레싱하에서 운동하거나 재배치되는 산화물의 양이온에 의해 일어난다는 사실을 고찰하는 것은 타당하다. +BT  스트레싱에 대한 금속에서 -BT 스트레싱에 대한 금속으로, 요구되어지는 이온 운동은 사실 구조내의 다른 전하의 반발적인/ 흡수적인 동작에서 기대되는 이온 운동 방향과 양립된다. (그림 18.7b 참조).

1888년에 최초 MOS 디바이스의 합성 이전에, 관찰자는 250℃ 이하의 온도에서 Na+,Li+,그리고 K+이온이 결정 조직 SiO2 를 통해 이동함을 증명했다. 게다가,알카리 이온, 특히 나트륨 이온은 화학적 시약과 유리 기구, 실험자의 손과 금속 개스를 형성하는 텅스텐 증기 속에 많이 존재한다. 확인된 의문점으로, MOS 구조의 형성에 알카리 이온의 오염을 피하기 위해 세심한 주의가 요구되다. 결과는 200℃이상의 온도에서 수 시간동안 양과 음의 바이어스에 귀착된 후 C-V특성에 본질적으로 변화를 보이지 않는 디바이스였다. 다음으로, 다른 디바이스는 금속화이전에 묽은 NaCl(LiCl) 용액에서 산화물 Si 기판을 씻음으로써 의도적으로 오염시킨다. 기대된대로,의도적으로 오염된 디바이스는 바이어스-온도 스트레싱하에서 엄격한 불안정성을 보였다. 결과적으로, 나트륨은 중성자 운동 기술을 통한 일반 합성 디바이스(오염 없이)의 산화에서 식별된다.;즉, 산화물들은 나트륨의 방사능 종을 만들기 위해 수 많은 중성자와 충돌되어진다. 방사능의 분석은 산화물 내의 나트륨의 존재를 확인한다.

그림 18.7 (a) 금속(분포 a)와 반도체(분포 b)근처에 위치한 동일 수의 이온들을 수반한 두 가지 가상 이온 전하 분포. (b)산화물 (+)와(-) 바이어스-온도 스트레싱내의 (+) 운동 이온의 기대 동작.

합성 과정을 통한 알카리이온의 제거를 위한 노력이 MOS 디바이스의 안정화를 일으키지만, MOSFET제조자는 공정 라인에서 요구되어지는 질적 조절을 얻거나 유지 하는데에서 어려움을 겪는다. 그래서,알카리 이온 감소에 추가하여, 특별한 합성 공정은 잔류 알카리 이온 오염을 최소화하도록 보강되어진다. 두 가지 다른 공정은 넓은 이용성을 갖는다.: 인의 안전성과 전하 중성화 관계식.

인의 중성화에서 산화된 Si 웨이퍼는 단시간동안에 인 확산 노에 위치한다. 그림 18.8(a)에 보인 대로,확산시에, 인은 SiO2 박막의 외부에 침투하고 결합구조에 합성되어,인 규산염 유리로서의 새로운 기층을 형성한다. 확산온도에서 나트륨 이온은 매우 유동적이며 산화물 내의 인이 적재된 영역으로 이동된다. 시스템이 일상 온도로 낮아지면 인 규산염유리에서 이온들은 포획되고 포획된 채 정지한다.

그림 18.8 MOS 안정화 과정의 도해적 묘사.: (a) 인의 안정화; (b)전하 중성화

이 방법에서 알카리이온은 “제거되어지고” 산화물의 주요 부분에서 방출되어 지며, 합성된 C-V곡선 전이의 최소량을 일으키는 곳에서 외부 경계면에 위치하며, 일반 동작 조건하에서 정지된다. 인 규산염 유리 층에서, 보인대로,게이트 금속화와 다른 안정화 과정과 연계된 오염을 막는다.

전하 중성화 관계식은 완전히 다른 접근법을 수반한다. 전하를 포함하는 과정에서 전하의 소량은 SiO2 기층의 성장시에 노 주위에 첨가되어 진다. 그림 18.8(b)에 보인 대로, 전하는 산화물에 들어가고 새로운 물질을 형성하도록 반응하는데,클로로실락션이라 불리며, 산화물-실리콘 경계면에 위치한다. 안전화 과정은 이온 나트륨이 산화물-실리콘 경계면 근처로 이동될 때 일으나며,포획 되어지고 중성화된다. 일단 중성화되면,나트륨은 MOS 디바이스의 특성에 영향을 미치지 못한다.

100Å의 게이트 - 산화물 두께를 요구하는 MOS 디바이스의 축소 크기는 현 구조에서 인의 안정화 과정의 사용에 한정된다. 전위 극성의 문제 때문에, 인 규산염 유리는 전 산화물 두께의 일부가 될 수 있다. x0 ～ 100Å인 , 제거량은 조절하기 어려워 진다.  전하 중성화 관계식은 공정 중에 수반되는 산화물의 두께 변화를 피하기 위해 전하 밀도의 세밀한 조절로 계속 인용될 수 있다. 중성화는 합성 물질의 순도의 개선과 일치하고,(화학,개스 등), 개선된 공정은 안정된 MOS 디바이스의 합성을 가능케 한다. 그럼에도 불구하고, 노의 관을 관측하는 것은 일상적인 것이고, 이온 오염의 징후를 막는 것은 일반적인 공정이다. 전하 중성화 과정의 확대로, 전하는 노의 관의 산화물 제거에 널리 이용된다. 또한, 인 규산염 유리 기층은 IC에 코팅을 형성하기위해 증기 기술을 통해 여러 가지로 적재된다. 기층은 디바이스 합성 다음의 이온 오염을 최소화하는 것을 돕는다.

예제 18.2

문제 :  O - S 와 M - O 경계면에 적재되어지는 운동 이온을 만들기 위한 충분한 시간 동안에 수행되어 지는 양의 바이어스-온도(+BT)와 음의 바이어스-온도(-BT)스트레싱과 그 상응하는 C-V곡선사이의 전압 변위는 MOS-C내의 전체 운동-이온 전하/㎠(QM)을 감소시키는데 이용된다. x0 = 0.1 ㎛ 인 MOS-C는 아래의 스트레싱 후의 C-V특성을 보인다고 가정하자. 운동 이온은 +BT 스트레싱후의 O-S경계면에 인접한 δ-함수 분포에 적재된다고 가정하고 , -BT 스트레싱 후에는 M-O경계면에 인접한 δ-함수 분포에 적재된다면, QM/q를 결정하라.

그림

풀이 : +BT스트레싱 후에,ρion = QMδ(x0)이다. 식 18.13에 대입된다면 다음과 같다.

식

-BT  스트레싱 후에, ρion = QMδ(0) 이고

식

모든 다른 비이상성은 바이어스-온도 스트레싱에의해 영향을 받지 않는다고 가정하면, 두 C-V곡선사이의 변위는 단지 △VG(+BT)와  △VG(-BT)사이의 차에 기인한다. ; 즉

식

그래서

식

18.2.3 고정 전하

산화물내의 운동 이온과 연계된 교란은 이상적인 것에서의 다른 유도의 효과를 불명확하게 하거나 가리는 경향이 있다. 사실, 성공적인 운동 이온 문제의 제거와 더불어, 디바이스 특성의 정확한 조사를 수행하는 것은 가능하게 된다. 그 결과는 더욱 흥미롭다. 자유 이동 이온의 구조 내에서와 ΦMS ≠ 0 로 조정 후에, 관측된 C-V특성은 이론적인 특성과 관계된 역 바이어스 쪽으로 몇 볼트로 전이된다. 운동 이온의 오염 가능성은 구조들이 바이어스-온도 스트레싱하에서 안정화되기 때문에 제거 되어졌다. 게다가, 주어진 합성 조건하에서 관측된  △VG은 완전히 재생성이 되었다. 데이터를 정하는 것은 다른 위치의 많은 작업자에 의해 독립적으로 합성된 디바이스에서 얻어진다. 추가 조사(간단한 단계와 사진-측정에서 산화물을 제거함으로써)는 설명되지 않은  △VG전이는 산화물 - 반도체 경계면에 인접한 산화물내의 잔류 전하에 의해 일어난다는 것을 보인다.  이 의사 - 경계 전하는 구조 내에서 재 합성되고 바이어스-온도 스트레싱하의 위치에 고정되기 때문에,비이상성은 “내부” 또는 “고정” 산화물 전하로서 알려 지게 되었다.

C-V 특성의 고정 전하의 양적 효과를 모델링 하는데 있어서, 전하는 산화물-반도체 경계면에 인접하게 위치되어 진다고 전형적으로 생각할 수 있다. 이런 가정 하에서 다음과 같이 쓸 수 있다.

식 18.14

여기서 δ(x0)는 산화물-반도체 경계면에 위치한 델타 - 함수이고 QF는 게이트의; 단위 면적 당의 고정 산화 전하이다. 식 18.14의 전하“분포”를 식 18.11에 대입하면 다음과 같이 된다.

식 18.15

식 18.15로 부터 운동 - 이온 전하와 같이, 고정 산화물 전하는 음의  △VG 의 관측치를 설명하는데 긍정적이라는 것은 명백하다. 고정 산화물 전하에 대한 다른 정보는 다음과 같이 요약될 수 있다.:

(1) 고정된 전하는 산화물 두께, 반도체 도우핑 밀도와 반도체 도우핑 형(n 또는 p)과는 독립이다.

(2) 고정된 전하는 Si 표면의 함수로서 변한다.; QF 는 ｛1 1 1｝표면에서는 최대이고, ｛100｝ 표면에서는 최소이고, 두 표면의 고정 전하 비율은 약 3 : 1 이다.

(3) QF는 산화물 분위기와 노의 온도와 같은 산화 조건의 함수이다. 그림 18.9에 보인 대로, 고정 전하는 산화 온도가 증가함에 따라 다소 선형적으로 감소한다. 그러나, 단자 산화 조건은 중요하다는 것은 강조되어 져야 한다. 예를 들어,Si 웨이퍼가 1000℃에서 1시간동안 수증기에 처음 산화되고 정상상태 조건 (～5 min)을 얻는데 충분한 시간동안 1200℃에서 건조 O2분위기에 노출된다면, QF값은 1200℃에서 건조 산화 과정을 반영할 것이다.

(4) 정상상태 조건을 얻기 위해 필요한 시간 동안 Ar,N2 기체 속의 산화된 Si 웨이퍼의 열처리(즉, 열화)는 QF를 1200℃에서 건조 산화에 관측된 값으로 감소시킨다. 다른 표현으로는, 산화 조건에 상관없이, 고정 전하는 비활성 기체 속에서 열처리를 함으로써 항상 최소로 감소한다.

앞실험의 결과는 고정 산화 전하의 물리적 기원에 대한 단서를 제공한다. 첫째로, 반도체로부터의 도우핑 불순물은 고온 산화 과정에서 산화물로 확산되고, 고정 전하는 반도체 도핑 밀도와 도핑형에 독립적임을 알 수 있다. 산화물 내의 이온화된 도핑 불순물의 존재는 QF의 가능 소오스로서 제거되어 질 수있다. 두 번째로, 고정 전하의 경계 위치의 결합,Si 표면 기원의 독립성과 단자 산화물 조건에 대한 QF의 민감도는 고정 전하는 Si-SiO2경계면에 산화 반응과 궁극적으로 연관되어 있음을 보여 준다. 이 관점에서, SiO2층의 열 합성 시에, 산화물은 SiO2를 더 많이; 만들기 위해 Si-SiO2경계면에서 산화물과 반응물사이로 확산됨을 알 수 있다. 그래서, 최후 에 형성된 산화물, 단자 산화물 조건에 의해 조절되는 산화물의 부분은 Si-SiO2경계면에 인접하게 되고 고정 산화물 전하를 갖게 된다. 이와 같은 고려에서, 고정산화 전하는 적당한 실리콘에서 떨어져 나가고 산화 과정이 갑자기 끝날 때 Si-SiO2경계면에서 반응하기 위해 기다리는 이온 실리콘의 초과에 기인한다.

그림 18.9 MOS 구조의 고정 전하에 산화 온도와 열처리의 효과. (a) 다양한 온도에서의 건조 O2 산화후의 측정된 C-V특성 [  x0 = 0.2 ㎛, ND = 1.4 × 1016/㎤ ,(1 1 1) Si 표면]. (b) 고정 전하 밀도 - 소위 건조 O2산화와 비활성 분위기 열처리 후의 기대되는 QF/q를 규정하는 산화 삼각형.

Si 표면에 인접한 산화물 단층은 사실 x < 2SiOx로서 실험적으로 결정되고, 이것은 초과 Si 가설 과 양립한다. 비활성 산화물내의 열처리, 고정 산화 전하를 최소화시키는 표준 과정은 명백히 초과 반응 요소를 감소시키고 QF를 낮춘다.

예제 18.3

문제 : MOS-C 그림 E18.3에 보여진 에너지 대역도에 의해 특성 지워진다.

(a) 위치 함수로서 산화물과 반도체내의 전기장 (ξ)를 그려라.

(b) SiO2를 통해 이온 전하 (QM)이 분포되어 있는가? 설명하라?

(c) Si-SiO2경계면에 고정 전하가 존재하는가? 설명하라?

그림 E18.3

풀이 : (a) 전기장은 에너지 대역의 곡선에 직접 비례하는가? x변수 대 감소된 ξ는 아래에 그려져 있다.

그림

(b) ρ0x = 0이면, ξ0x = 불변이고 산화물 에너지 대역은 위치 선형 - 함수이다. ρ0x ≠ 0이면, 산화물을 통해 분포된다면 , ξ0x는 위치 함수가 되고 산화 에너지 대역은 교대로 굴곡을 보여준다.  산화 에너지 대역은 그림 E18.3 에서 선형 위치 함수이고 ξ0x는 불변이며, QM ≒ 0라고 정의 한다.

(c)  두 상이한 물질사이의 경계면에서 판 전하가 없다면 D-장(field)의 일반 요소, 즉 D = kε0ξ이면, 는 불변이다.(16.3.2절 참조). 판전하가 존재할 때, 경계면을 따라서 전하/㎠ 에 동일한 D-역장의 불연속성이 존재한다. 확실히, 경계면의 산화물면에 D = kOε0ξ0x < 0, 경계면의 반도체 면에 D = kOε0ξ0x > 0에서,디바이스내의 Si-SiO2경계면에 판 전하가 있어야 하며,그림 E18.3에 나타나 있다. 게다가,Qinterface = DS - Dox =  kSε0ξS - kOε0ξ0x 이기 때문에, 경계 전하는 양임에 틀림없다. 고정 전하는 Si-SiO2경계면에서 양의 판전하와 유사하고 QF ≠ 0임이 의심스럽다. (일반 D-역장에서  Si-SiO2경계면에서의 불연속은 다른 경계 전하로부터 일어날 수 있다. 이것들은 +BT 스트레싱시에 O - S 경계면으로 이동되는 이온 전하를 포함하며 다음 절에서 토의 되는 경계면 포획 전하를 포함한다.)

18.2.4 계면 트랩

MIS 디바이스의 동작 형태에 대한 광대역 효과의 관점에서 보면, 절연체 - 반도체 계면 트랩은  MIS 구조에서 일어나는 중요한 비이상성으로 간주되어야 한다. 중요 계면 트랩 밀도의 일반 예는 뒤틀려지거나 확장된 C - V 특성이다. 이것은 그림 18.10에 잘 나타나 있는데, 이것은 구조 내의 Si - SiO2 계면 트랩의 수를 줄이기 전후의 동일 디바이스로부터 유도된 두 가지 C - V곡선을 나타낸다.

전 단원에서 독자는 도너와 억셉터,그리고 재결합 - 발생 (R - G)중심에 대해 잘 이해하고 있을 것이며, 이것은 반도체내의 편협된 전자 상태를 도입한다. 계면 트랩 (또한 표면 상태나 계면 트랩에 관해)은 물질의 표면 근처에 전자를 위치시키도록 하는 에너지 상태이다. 모든 벌크 중심은 금지 대역 간극내의 에너지 대역도에 준위를 더함으로써 알게 된다. 도너,억셉터,그리고  R - G 중심은 각각 Ec , EV , Ei 근처의 벌크 준위를 도입한다. 그림 18.11에서 모델링 된 것과 같이 계면 트랩은  Si - SiO2 경계면에서 금지 대역 간극에서 에너지 준위를 도입한다. 그러나, 경계 상태는 대역 간극을 통해 분포된 준위를 소개할 수 있음을 주목하라. 경계면 준위는 Ec보다 크거나  Ev 보다 작은 에너지에서 일어날 수 있고, 그러나 그와 같은 준위는 일반적으로 훨씬 큰 도전성이나 가전자 대역의 밀도에 의해 불명확하게 된다.

그림 18.12는 그 준위의 동작과 중대성에 대한 관점을 제공한다. n - 벌크 MOS - C가 그림 18.12(a)에서 보인 대로 반전 바이어스 될 때, 표면에서의 페르미 준위는 Ev에 가깝게 위치한다. 주어진 상태에서 모든 계면 트랩은 공핍하게 될 것이다, 왜냐 하면,일차 근사에 의해,EF위의 모든 에너지 준위가 없고 EF아래의 모든 에너지 준위는 채워지게 되기 때문이다.

그림 18.10  구조 내의 Si - SiO2  계면 트랩의 수를 줄이기 전(─)과 후(---)에서 동일 MOS - C 에서 유도된 C -V 특성.

게다가, 상태가 만일 유사 도너라 가정하면(즉, 비어 있을 때는 양으로 축전되고 전자로 채워질 때는 중성화),계면 트랩과 연관된 단위 면적 당 전하, QIT ,는 양이 될 것이다. 공핍 영역을 얻기 위해 게이트 바이어스를 바꿈으로써(그림 18.12(b)) 표면의 대역 간극의 중심에 페르미 준위를 위치시킨다.

그림 18.11  산화물 - 반도체 경계면에서 공간에 위치된 전자 준위로서 계면 트랩의 전기적 모델링

그림 18.12 n - 형 디바이스내의 (a) 반전 (b) 공핍 (c)축적 바이어스 하에서 계면 준위. 계면 트랩과 유사한 도너에 의해 보여지는 전하 상태[“+” (양) 또는 “0” (중성)]는 각 선도의 왼편에 그려져 있다.

경계 준위는 항상 표면의 Ec 와Ev에 관련된 에너지에서 고정되어 남게 되기 때문에, 공핍 바이어스는 명백히 낮은 경계 상태 준위로 전자를 끌어내고 QIT는 추가된 음의 전하를 반영한다:  QIT(공핍) <  QIT(반전) . 결과적으로,바이어스된 MOS - C 축적으로(그림 18.12c),전지는 대부분의 계면 트랩을 채우고  QIT는 최소값에 도달한다. 그 점에서 계면 트랩은 바이어스 기능으로서 축전되고 방전되며, 장치내의 전하 분포에 영향을 주며, 이해할 수 있으나 다소 복잡한 방법이지만  VG - ΦG 관계, 장치 특성에 영향을 준다.

VG - ΦG 관계에 대한 계면 트랩의 중대한 효과는 실제로 설정하기가 매우 용이하다. QF와 같이, QIT는 Si-SiO2 계면에 위치하기 때문에, 고정 전하를 가지고 다음 결과식을 쓸 수 있다.

식 18.16

식 18.16에서 강조된 것처럼, 여기서의 결과는  QIT 가 ΦS 와 같이 변한다는 관점에서 고정 전하와는 다르며, 반면에 QF 는 ΦS 와는 독립된 상수이다.

계면 준위를 채우는 데의 고려와 결합하여, 식 18.16은 그림 18.10에 나타난 C-V특성의 형태를 설명한다. 계면 트랩과 같은 도너를 가정할 때, QIT는 반전 조건에서 가장 큰 양의 값을 갖고 C-V 특성에서 완만한 음의 전이를 일으킨다. 축적과정으로의 공핍과정을 통해. QIT는 감소하고 C-V 곡선은 실험에서 관측된 대로 감소한다. 일단  축적에서 △VG 는 감소하고 그림 18.12 모델에 따라 음으로 남게 된다. 다른 한편으로, 그림 18.10 데이터는 증가된 축적 바이어스로 특성에서의 증가적으로 양의 전이를 보여 준다. 이 차이는 유사 도너 추정에 귀착된다. 실제 MOS 장치에서 대역간의 윗 부분에서 계면 트랩은 유사 억셉터로 추정된다.(빈 상태에서 중립, 전자로 채워 졌을 때 음). 그래서,편평 대역에 도달할 때(거의 편평 대역),QIT는 영을 통해 지나가고 위 대역 간 상태가 전자로 채워 졌을 때 점점 음으로 된다. 질적으로, 우리는 관측된 특성을 설명할 수 있다. 완전한 양적 묘사는  ΦS 의 함수로서 QIT에 대한 표현을 세우기 위해 에너지 대 계면 트랩 밀도와 추가적인 이론 고려의 상세한 지식이 요구 될 것이다.

계면 트랩의 전기적 동작을 설명하는 모델이 존재할지라도, 트랩의 물리적  기원은 전반적으로 명확하지 않다. 그러나, 실험적 증거의 무게는 계면 트랩은 주로 반도체의 경계의 만족스럽지 못한 화학적 결합 또는 소위 “dangling 결합” 에서 일어난다. 실리콘 격자가 표면을 형성하기 위해 주어진 판을 따라 끝난다면,네개의 표면-원자 결합 중의 하나는 그림 18.13(a)에서 묘사된 대로 왼쪽 dangling이 된다. 논리적으로, SiO2 층의 열적 형성은 약간의 Si-표면 결합을 묶어 둔다. 계면 트랩이 되는 것은 잔류  dangling 결합이다.(그림 18.13b 참조).

진행중인 물리적 모델에 대한 지원을 더하기 위해, 단순 유연성 계산을 시작하자. (1 0 0)표면에서 단위 ㎠ 당의 6.8 × 1014 Si 원자이다. 만약 이들 중 1/1000은 계면 트랩을 형성하고 전자 전하는 각 트랩과 연계된다면, 그 구조는 QIT/q = 6.8 × 1011 /cm2 를 포함한다. x0 = 0.1 ㎛를 택하고 식 18.16에 대입하면, △VG( 계면 트랩) = 3.15 V를 얻는다. 확실히, 장치의 특성을 방해하고 관측된 계면 트랩 밀도를 설명하는 데는 상대적으로 작은 수의 잔류 dangling 결합이 필요하다.

전 계면 트랩 밀도와 대역간의 에너지 함수로서 상태의 분포나 밀도(sates/㎠의 단위를 가진 DIT )는 작은 조합에 민감하고 장치 별로 심하게 변한다. 그럼에도 불구하고, 재생산성 일반 경향은 기록되어 진다. 고정 산화물 전하와 같이, 계면 트랩 밀도는 ｛1 1 1｝Si 표면상에서 가장 크고, ｛1 0 0｝표면에서 작고, 두 표면 상의 중간면 상태의 비율은 약 3 : 1 이다. 건조 O2 분위기에서의 산화 후에, DIT는 높고, 중간 대역 간에 1011 에서 1012 states/㎠-eV 이며, 고정 산화 전하를 배열하는 방법에서 증가된 산화물 온도에 대해 증가된 밀도를 가지고 있다. 비활성 분위기에서의 고온(≥600℃)에서 열처리는 DIT를 감소시키지 않는다. 다소, 짧게 묘사하면, 상대적으로 낮은 온도(≤500℃)에서 수소 존재 하에서 열처리는 DIT 를 감소시킨다. 이상적 계면-상태 열처리 후에의 중간 간극에서의 DIT 에서 전형적으로 ≤1010/㎠-eV이고 에너지 함수로서의 상태의 분포는 그림 18.14에서 설명된 형태 중에 하나다. 이 그림에서 보여진 대로, 계면 트랩 밀도는 다소 중간 영역에 걸쳐서 불변이고 대역 끝에 접근할수록 빠르게 증가한다. 결과적으로, 두 대역 끝의 상태는 수적으로는 동일하고 전하 특성에서는 반대이다.:즉, 도전대와 가전자대 근처의 상태는 유사 억셉터와 유사 도너라고 각각, 알려져 있다.

계면 트랩 밀도를 최소화하기 위해 MOS 구조의 중요한 열처리는 금속화 후의 열처리나 수소(H2)분위기 열처리를 통해 한 두 가지 방법으로 완수할 수 있다. 금속화 후의 과정에서, 여기서는 화학적으로 Al 이나 Cr과 같은 활성 게이트 물질을 요구하는데, 금속화된 구조는 5 - 10 분 동안에 ∼450 ℃에서 질소 분위기 상에서 단순히 위치한다.

그림 18.13 계면 트랩에 대한 물리적 트랩. (a) Si 격자가 갑자기 표면을 형성하기 위해 주어진 판을 따라 끝날 때 일어나는 "dangling 결합“. (b) 계면 트랩이 되는 산화후의 dangling 결합(상대적으로 크게 가정된).

MOS  구조 형성 동안에, 미세한 양의 증기는 SiO2의 표면에 흡수되어 진다. 금속화 후의 열처리 온도에서 활성 게이트 물질은 수소 원자로 생각되어지는 수소 류를 방출하기 위해 산화물 표면의 증기와 반응한다. 그림 18.5에 나타난 대로, 수소 류는 SiO2의 기층을 통해 자신이 dangling Si 결합에 부착되는 Si - SiO2 계면으로 흐르며, 결합을 전기적으로 불활성화되도록 한다.

그림 18.14 대역 간극 내의 계면 상태의 에너지 분포. 계면 상태 열처리 전 후에 관측되어지는 계면 트랩 밀도의 일반 형태와 추측 크기.

수소가 분위기 상에서 바로 공급되고 구조는 금속화 될 필요가 없는 경우를 제외하고, 수소-분위기 과정은 동일원칙에서 동작된다.

우리는 계면 트랩 문제가 최고의 중요성을 갖는다고 주장할지라도, 상당히 중요한 문제를 보여주는 것은 특기할만하다. 단순히 얘기해서, 열 산화물이 대부분의 dangling  Si 결합을 묶지 않거나, 열처리 과정이 잔류 결합이나 계면 트랩을 감소시키는데 이용될 수 없다면, MOS 디바이스는 연구실의 호기심 거리에 불과하다. 사실, 고 계면 - 트랩 밀도는 엄격히 다른 절연체 - 반도체 시스템의 발전을 저해한다.

그림 18.15 금속화 후의 열처리 과정동안 경계면 상태의 열처리를 위한 모델. 수소는 과정에 함유된 수소 류를 나타낸다.; X는 경계면 상태를 나타낸다.

18.2.5 유기 전하

방사 효과

고체-상태 디바이스 내의 방사 손상은 1960년대 초에 반 알렌 방사대를 통해 처음 테슬라 인공위성이 착륙한 이후로 우주와 군 전문가들의 주요 관심사가 되어왔다. 방사는 일시적으로 인공위성의 기능을 불능으로 만들고 대부분의 고체-상태 디바이스와 시스템에 약화기능을 가진다. x-레이의 형태에서 방사, 에너지 전자, 양성자와 무거운 이온은 MOS 디바이스에 영향을 미친다. 방사 후에, MOS 디바이스는 산화물 내의 명확한 고정 전하 내에서와 계면-트랩 밀도 내의 증가를 나타낸다.

방사-인가된 손실에 이르는 사건들의 일련은 그림 18.16에 요약된다. 이온 방사와 직접 관련된 주요 효과는 산화물 내의 전자-정공 쌍의 발생이다. 일 퍼센트의 발생된 전자와 정공은 즉시 재결합된다. 산화물 내의 전기장은 생존 캐리어를 분리시키고, 전자와 정공을 반대 방향으로 가속시키기 위해 동작한다. SiO2내의 상대적으로 높은 이동도를 가지는 전자는 산화물이 없다. 다른 한편으로, 정공은 그의 원점근처에서 포획되어진다. 그 기간동안에 정공은 Si-SiO2 경계면으로 이동한다,(그림 18.16에 나타난 대로 ξ0x 는 양이라고 가정) 여기서 그들은 실리콘으로부터 전자와 재결합하거나 깊은 준위의 지역에서 포획되어진다. 일단 계면 근처에서 포획되면, 정공은  QF 내의 명확한 증가를 일으키는 고정전하를 따른다. 계면-상태에 따르는 과정은 쉽게 이해되지 않는다. 계면 트랩들은 이온 방사에 노출되어 즉시 나타난다, 그 동안에 잔류자는 Si-SiO2 계면에 도달하는 수 많은 정공에 비례하여 만들어진다.

그림 18.16 MOS 구조내의 이온 방사에 대한 반응과 결과 손실.

정공 포착 준위에서 방출된 에너지는 불성화된 계면 트랩에 연관된 Si-H 결합을 깨뜨린다고 알려졌다. 수 기간동안에 포획된 정공 전하는 금속이나 실리콘으로부터 산화물로 들어가는 전자의 포획에 의해일반 온도에서 서서히 감소되는 경향이 있다. 자연적으로, 포획된 정공 전하의 제거는 열처리에 의해 가속된다.; 표준 계면-트랩 열처리는 완전히 포획된 정공과 인가된 계면 트랩을 완전히 제거한다. 그러나, 일단 이온 방사에 묶이거나 낮은 온도의 열처리를 통해 회복된다면,MOS 디바이스는 다음 방사에 더 큰 민감도를 갖는다. 이것은 인가된 전하에 추가하여 산화물 내에 중성 트랩의 발생에 기인된다. 더 높은 온도열처리(T > 600℃)는 중성 트랩을 제거하는데 부분적으로 효과가 있음이 발견되었다.

열처리는 조립 동안에 일어나는 방사 손실을 제거하는데 이용될 수 있다. 완전 디바이스의 분위기 온도를 100℃까지 올리거나 이온 방사에 의해 일어나는 포획된 정공의 제거를 가속시키는 것은 당연하다. 그러나, 완전 디바이스 내의 회복은 상대적으로 제한된다. 디바이스를 “경화”시키는 것은 바람직하다. 산화물은 1000℃ 이하의 산화 온도와 같은 최적의 성장 조건을 채용하므로써 경화된다.(감소된 방사에 대한 민감도). 다른 경화 과정은 Al-장막을 포함하는데, 이는 공간 상에서 만나는 다수의 에너지 전자를 막고 MOSFET의 문턱 전압을 증가시키므로 그들은 방사에 의해 일어나는 △VG 변화에 덜 민감해 진다. (MOSFET 문턱 전압 조절의 일반 주제는 18.3절에 토의 되어진다.) 디바이스 크기내의 감소를 동반하는 산화물 두께의 감소는 더 견고한 MOS 디바이스에 따른다. 고정 전하와 계면 트랩에 대한 △VG는 1/C0 = x0/KOε0에 비례하고 감소하는 x0와 더불어 감소한다. 그 개선은 부분적으로 얇은 산화물사이로 존재하는 더 높은 산화물의 부분을 가로 지르는 작은 정공 트랩핑에 기인한다. 투사는 정공 포획을 일어 키고 연계된 계면-트랩 생산은 산화물 두께가 100Å이하로 떨어지면서 실제로 감소한다. 금속과 반도체로부터의 전자는 얇은 산화물의 모든 부분을 통과하며 포획된 정공을 소멸시킨다는 것이 보여진다.

역바이어스 불안정성

역바이어스 불안정성은 증가된 온도에서 큰 역바이어스를 가진 구조에 응력을 가한 결과로써 일어나는 MOS 디바이스 특성의 중대한 오류이다. 전형적인 응력 조건은 산화물과 T > 250℃에서 2 × 106 V/cm의 전계를 일어 키는데 충분한 음의 게이트 바이어스이다. 불안정성은 큰 전압 축을 따른 큰 역 전이와 MOS-C C-V 곡선의 왜곡에 의해 특성지워진다. 이온 방사와 유사하게,응력은 산화물 내의 고정 전하에서는 증가를 일어 키고 계면-트랩 밀도내에서는 증가를 일으킨다.  중간 대역 근처의 DIT의 추가된 peak치는 불안정성의 명백한 신호로 간주된다. 역-바이어스 불안 전성과 관계된 C-V곡선 전이는 알칼리-이온 오염에 의해 일어나는 것과는 반대이다.

역바이어스를 일어키는 정확한 메커니즘은 아직 정립되지 않았다. 그러나, 큰 정공 밀도가 역 응력의 조건하에서 산화물과 인접해 있기 때문에, 불안정성은 Si로 부터 산화물로 들어가는 정공 투사와 Si-SiO2 계면 근처의 낮은 준위 지역에서 정공의 포획에 의해 일어난다. 방사와 응력이 인가된 손실은 서로 관계된 원인을 갖는다. 사실, MOS구조가 이온 방사에 처음 노출 된다면,역 바이어스 불안정성은 강화된다고 알려 졌다. 불안정성에 대한 민감도는 게이트 막을 만들기 전에 디바이스 구조를 수소 내에 800℃ ∼ -900℃에서 열처리를 함으로써 감소된다.

18.2.6 △VG 요약

처음 두 절에서 우리는 이상성에서 주로 알게 되는 네 가지를 인용하고 요약했다. ; 특별히, 금속-반도체 일함수 차, 산화물 내의 이동 이온, 고정 산화 전하, 그리고 계면 트랩. 증가된 온도에서의 큰 역바이어스된 이온 방사와 응력이 추가된 산화 전하를 일으킨다고 알려 졌다. 두 거지 경우에서 QIT 와 QF내에 증가가 있다.

VG - ΦS 관계에 대한 분석된 비이상성의 결합된 효과는 다음과 같이 묘사된다.

식 18.17

여기서

식 18.18

식 18.17을 쓰는데 우리는 산화물 전하와 연관된 세 가지 견해사이의 유사성을 강조하기 위해 이동 이온 분포(식 18.13) 를 다시 도입한다. ΥM은 산화물 층의 폭에 표준화된 산화물 내의 이동 이온의 중심을 나타 내는 단위 없는 양이다.; 만약 이동 이온이 금속-산화물 계면에 모두 있다면  ΥM = 0 이다, 반면에, 이동이온이 Si-SiO2 계면에 모두 적층되어 있다면 ΥM = 1 이다, 일반적으로, QM,QF 그리고 ΦMS 은 이상성 이론에 연관되어 전압축을 따라 C-V  특성의 음의 병렬 전이에 따른다. QIT에 기인한 △VG 는 다른 한편으로 양이거나 음일 수 있는데, 인가된 바이어스에 의존하고, 특성을 비틀거나 확장시킨다.

비이상성의 토의로부터, 실제 MOS 디바이스는 본질적으로 완전하지 못하다고 결론짓는 것이 안전하다.; 디바이스는 사실 본질적으로  불완전하다. 그러나, 넓은 연구 노력에도 불구하고, 절차는 MOS 구조내의 비이상성을 감소시키는 쪽으로 발전되어 왔다. 계속 적인 검사가 질의 조절을 유지시키기 위해 행하여 지지만, 제작자들은 요즘 거의 이상성에 가까운 디바이스를 만든다. 묘사되거나 유사한 비이상성이 MIS  구조에 인가되는 반면에, 그 특별 최소 과정은 열적으로 성장한 SiO2-Si  시스템에 유일하게 인가된다고 우리는 말할 수 있다.

예제 18.4

문제 : 나열된 산화물 전하의 물리적 원인을 규명하라. 적당한 글자를 전하의 앞에 있는 상자에 기입하라.

산화물 전하                                       물리적 원인

□ 고정 전하                               (a) 인이 함유된 이온(P+)

□ 이동 이온 전하                          (b)  나트륨 이온(Ma+)

□ 계면 트랩                               (c)  질소 이온 (N+)

□ 이온 방사로부터 생긴 명확한 고정 전하   (d) Si  표면에서 dangling  결합

(e) 포획된 전자

(f) 산화될  이온화된 Si

(g) SiO2 를 형성할 이온화된 산소

(h)  포획된 홀

풀이 : f, b, d, h

예제 18.5

P: Al-SiO2-Si MOS-C 는 NA = 1015/cm3 (100)-인 Si 웨이퍼상에서 발견된다. 1000℃에서 건조 O2에서의 열 산화과정은 정상 상태 조건을 얻기 위해 충분한 N2 열처리에 의해 이뤄진다. 구조는 방출된 인으로 되어서 알칼리 이온 밀도,QM/q = 2 × 1011/㎠,은 그림 E18.5에 나타난 대로 산화물에 분포된다. 디바이스는 금속화 된 후에 열처리되고 그러나 잔류 계면 트랩 밀도는 남아 있다. 유사 억셉터 상태의 상수 DIT = 2 × 1010/㎠-eV는 모든 대역 간극 에너지에 대해 존재한다.  T = 300 K와 x0 = 0.1 ㎛이면 MOS-C의 기대되는 편평 대역 전압을 결정하라.

그림 E18.5

S: 편평-대역 조건하에서,ΦS = 0과 V'G = 0이다. 식 18.17에서 다음을 알 수 있다.

식

여기서

식

우리는 VFB관계에서 각 항을 연계적으로 측정할 수 있다.

ΦMS ...  NA = 1015/㎤과 Al 게이트가  주어졌다면, 우리는 그림 18.3에서 ΦMS = -0.90 V라 결론 지울 수 있다.

QF/C0 .... 건조 산화 후의 N2 열처리는 고정 산화 전하를 감소시킨다. 그림 18.9(b)는 (111)-인 Si 기판에 대한 기대치 QF/q = 2 × 1011/㎠를 나타낸다. QF는 (100)기판위에 약 세배 정도 작다고 이 책의 토의에서 지적되었다. 그래서 주어진 디바이스 QF/q ≅ 6.67 × 1010/㎠ 이고

식

QMΥM/C0 ... 식 E18.5의 특별한 이동 이온 분포에 관하여, 그리고 식 18.18를 사용하여, 우리는 다음과 같이 결론 짓는다.

식

식

QIT(0)/C0 ... 유사 억셉터 중심은 만약 전자로 채워져 있다면 (-)으로 축전되고 만약 빈 상태라면 중성화된다. 평형 상태 하에서 계면 트랩은 페르미 준위아래에서는 대부분 채워지고 페르미 준위 위에서는 빈 상태가 된다. 편평-대역 조건하에서 전하의 상태는 다음과 같이 묘사된다.

그림

DIT = 상수이기 때문에, ,QIT(0) = -q/DITΔE 이다, 여기서 ΔE 는 음으로 축전된 계면 트랩을 포함하는 표면 대역 간극 내의 에너지 대역이다.

식

결론적으로, VFB 관계에서 개별적 항을 요약하면 VFB = -1.23 V가 된다.

18.3 MOSFET의 문턱전압

앞절에서 비이상성의 효과를 MOS-C의 C-V곡선의 변이와 왜곡으로 설명하였다.

MOSFET의 문턱전압에 따른 C-V 곡선에서의 VT점은 ∆VG에 의해 직접 영향을 받는다.

그림 18.17(a)는 MOSFET ID -VD 특성곡선의 문턱전압에서의 변화로 생긴 일반적인 효과를 그래프로 설명한다. V'T = -1V 인 이상적인 디바이스로 가정된 p채널 MOSFET가 그 구조를 이룬다.

그림 18.17 MOSFET 전류-전압 특성 곡선상의 비이상성의 일반적 효과. 왼쪽은 V'T = -1V 로 가정한 p채널 MOSFET의 이상적 특성곡선. 오른쪽은 교란된 특성곡선.

(a) ΦMS≠0, 고정전하와 이동 이온으로 생긴 문턱전압에서 단순 변이의 효과.

(b) 계면 트랩에서의 퇴화 효과 gm

ΦMS와 고정전하, 옥사이드에서 알칼리 이온으로 인해 그림 18.7에서의 교란된 특성곡선이 되는 ∆VG가 얻어진다. 교란된 MOSFET 특성곡선의 형태는 변하지 않지만 더 큰⃒VG⃒값이 ID	전류에 이르는데 필요하다. 고밀도라면 계면 트랩은 게이트 전압에서의 계단적인 증가로 전하를 감소시킬수 있다. 트랜지스터의 gm 의 감소와 같은 영향을 나타낸 것이 그림 18.17(b)이다.

초기의 MOSFET에서 이동 이온과 계면 트랩의 문제가 최소화 되었으나, VT에 미치는 영향을 통해 남아있는 비이상성은 제조기술, 디바이스 설계와 작동 모드에 영향을 주었다. 이장에서는 MOSFET 문턱전압의 조정을 향상시키는 방법과 영향을 주는 이유에 대해 알아본다.

18.3.1 VT 관계식

MOSFET의 문턱전압 VT 대한 표현식을 알아보자.

V'T를 주어진 MOSFET의 이상적 경우의 문턱 전압이라 하자. ΦS = 2ΦF 일 때 식(18.17) 을 계산하면 다음과 같다.

식 (18.19)

식(18.19)는 VT를 계산하는데 이용될수 있지만 실제-디바이스의 평탄 대역 전압으로 문턱 변이를 표현하는 것이 기본적이다. V'T = 0, ΦS = 0인 평탄 대역 조건과 식(18.17)으로 부터 다음식을 얻는다.

식 (18.20)

QIT가 ΦS=0으로 부터 ΦS= 2ΦF으로 변할때는 식(18.19)에서 비이상성과 관련된 수식을 VFB로 바꾸면 다음식을 얻는다.

식(18.21)

여기서 식(17.1)을 되풀이하면 다음식을 얻는다.

식(18.22)

n 채널 디바이스에 대해선 (+), p 채널 디바이스에 대해선 (-)이다. NB 은 NA 이거나 ND 이다.

18.3.2, MOSFET의 문턱 전압, 모드별 전문 용어, 제작 기술

먼저 앞부분에서 유도된 관계식을 사용하여 간단한 문턱 전압을 계산하여 보자.

게이트 물질이 Al, Si 라고 가정하고 표면의 방향은 (1,1,1) T=300K, xo = 0.1㎛ , NA = 1015 /㎤, QF /q=2×1011 /㎠., QM =0 , QIT = 0 이다. 주어진 n형 디바이스에서 ΦMS=-0.90V, -QF/CO = -0.93 V, VFB = -1.83V, V'T =1.00 V 그리고 VT =-0.83V 이다. V'T가 양의 값인데 반해 실크기의 비이상성 때문에 VT는 음의 값이 된다. n 채널 디바이스는  VG > VT 인 게이트 전압에 대해 “턴온”이 되기 때문에 전압이 0인 게이트 바이어스에서 디바이스는 이미 “온” 상태에 있게된다.  실제로 음의 바이어스는 표면 채널을 공핍화하고 디바이스를 “턴 오프”하는데 사용되어야 한다. 이상적인 파라미터를 가진 p채널 디바이스에 대해  V'T = -1.00V, VFB = -1.23V, VT = -2.23V를 얻을수 있다. p채널의 경우에 고려된 비이상성은 단지 턴온에 도달하기에 필요한 음인 전압을 증가시킨다.

그림 18.18에 설명된 것처럼 VG= 0 에서 “오프” 될 때 MOSFET은 증식형 디바이스라 한다.

VG = 0V에서 MOSFET은 “온”이 될 때 이것을 공핍형 디바이스라 한다. 흔히 표준적인 구조로 제조된 p채널 MOSFET은 이상적이고 실용적인 증식형 디바이스이다. n 채널 MOSFET은 디바이스 또한 이상적인 증식형 디바이스이다. 그러나 비이상성이 샘플 계산에서와 같은 방식으로 문턱전압을 음의 바이어스로 옮기기 때문에 이미 n채널 MOS 트랜지스터는 공핍형의 전형적인 형태가 되었다. 1977년도까지 방법에서의 이런 차이가 NMOS 기술에 대해서 전체 PMOS 기술의 대부분을 이끌었다. 즉 IC로 일체화된 p채널 MOSFET가 시장을 점유했다. 이것은 정공에 비해 전자의 이동도가 좋았기에 선호되었다. 1970년대말에 널리 이루어진 기술적 혁신과 새롭게 설계된 대부분의 IC에서 일체화 되었다.

실용적인 디바이스에서 문턱전압에 관한 설명은, 적절한 디바이스에 인접한 역(inverse) 문턱 영역 또한 중요하다는 것을 알아보는 것과 관련있다. 예를 들어 그림 18.19 (a)에서의 두 개의 n 채널 MOS 트랜지스터사이에  금속화되지 않은 영역을 고려해보자. 금속화되지 않은 외부 옥사이드 표면에서의 전압은 영이된다. 그리고 n채널 트랜지스터에서의 문턱전압은 음이면 두 개의 트랜지스터 사이의 중간영역은 역으로 된다.

그림 18.18 MOSFET 동작 모드. VG =0 채널상태. 회로 기호와 n채널 증식 모드와 공핍 모드 MOSFET의 ID -VD 특성 곡선.

바꾸어 말하면 의사-채널(pseudo-channel) 전도 경로(conducting path)가 트랜지스터 사이에 생길 것이다. 이 바람직하지 못한 현상은 초기의  NMOS 기술에서 또 다른 문제점이었다. 이미 제시했듯이 비이상성이 게이트 바이어스가 없는 반도체의 표면을 역으로 하는 경향이 있다. 특별히 조심하지 않으면 디바이스 사이에서 원치않는 의사-채널이 게이트와 드레인 바이어스를 공급하는 도금에 사용된 전압으로 부터 n 과 p채널에서 또 생기게 된다. 이것을 피하기위해 IC의 게이트가 없는 부분에서의 옥사이드(field-oxide로 언급됨)는 동작영역에서의 게이트-옥사이드 보다 훨씬 두껍다.(그림 18.19b 참조) 두꺼운 옥사이드를 사용하는 이유는 식 (18.20)과 (18.22)를 통해 알수 있다. VFB와 V'T은 x0에 비례하는 부분을 포함한다.

그림 18.19  (a) 두 개의 MOSFET사이의 중간 영역 도식 (b) 실제적인 MOSFET구조에서 필드-옥사이드(field-oxide)와 게이트-옥사이드의 일체화.

그러므로 x0 게이트-옥사이드<< x0 필드-옥사이드(field-oxide)를 사용하는 것은 PMOS(그리고 요즘의 NMOS)에서 게이트 영역과 관계된 필드-옥사이드에서의 ⃒VT⃒를 증가시킨다.

18.3.3 문턱 조정

몇가지 물리적 요소가 문턱전압에 영향을 주었고 실제로 주어진 MOSFET에서 보여진 VT를 변화시키는데 사용될수 있다. 이미 옥사이드의 두께를 변화시켜 VT 를 조정 할수 있음을 앞에서 언급하였다. 도핑된 기판은 문턱전압을 증가시키거나 감소시키도록 변화 될 수 있다.

그러나 VT 값에 영향을 크게 미칠지라도 게이트-옥사이드 두께와 도핑된 기판은 다른 설계 제약에 의해 대부분 미리 결정된다. VT를 결정하는데 중요한 역할을 하는 다른 요소는 기판 표면의 방향과 MOS 게이트를 형성하는데 사용되는 재료이다.

18.2.3에서 언급했듯이 (100) 표면에 만들어진 MOS 디바이스에서의 QF는 대략 (111) 표면에서 만들어진 디바이스에서의 QF 값보다 세배가 적다. (100)기판을 사용하면 고정된 옥사이드와 관련된 ΔVG를 줄이게 한다. Al 게이트 대신에 폴리실리콘을 사용하면 ΦMS가 변한다. 주어진 폴리 실리콘 게이트의 유효 금속 일함수는 다음식과 같다.

식 (18.23)

그리고

식 (18.24)

(100)인 표면 방위(QF/q = 2/3×1011/㎠)와 EF =EV 인 p타입 폴리실리콘 게이트를 가정하고 18.3.2에서의 계산이 수정된다면 ΦMS= +0.26V,VFB =-0.05V, VT =+0.95V를 얻을수 있다. 그러므로 양의 NMOS 문턱은 p타입 폴리실리콘 게이트와 일체된 (100) 방위 구조에서 가능하다.

먼저의 계산이 양의 문턱전압이 가능하다는 것을 보여주었더라도 실제 구조에서의 VT는 명목상 양의 값이거나 비실제적인 구조일 것이다. n채널 MOSFET을 만드는데 폴리 실리콘은 위에서의 p형이 아닌 n형으로 도핑된다. 또한 큰 문턱전압이 요구되어지거나 PMOS 구조에서 얻을수 있는 문턱전압을 수정하고자 할 수 있다. 혹은 똑같은 IC 칩에서 n 과 p채널에 대한 문턱전압을 맞추도록 요구될수 있다. 몇가지 이유로 VT가 마음대로 조절될 수 있는 유연한 문턱 전압의 조정과정을 갖는 것은 바람직하다. 현대의 디바이스 프로세싱에서 이온 주입을 사용해서 이것이 이루어진다.

일반적인 이온 주입 과정은 4장에서 설명되었다. 문턱전압을 조정하기위해서 상대적으로 작고 정교하게 그수가 조절된 붕소나 인이온이 반도체의 표면 주변영역에 주입된다. MOS 구조는 공핍이거나 역바이어스 되어있고 계면 도펀트가 옥사이드-반도체 계면근처에 노출된 도펀트-이온에 첨가된다. 그래서 구조(structure)에 의해 보여진 VT가 옮겨진다. 붕소의 주입은 문턱전압을 양으로 변이 시키고 인의 주입은 전압을 음으로 전이시킨다. 옥사이드 반도체 계면에서 부가적인 고정전하를 위치 시키는 것은 얕은 주입의 첫 번째 과정이다. NI은 주입된 이온수/㎠ 이고 QI =±qNI 은 옥사이드-반도체 계면에서 주입된 도너(+)나 억셉터(-)전하/㎠이다. 그러면 고정 전하 분석과 연관시켜 식을 유추하면 다음과 같다.

식 (18.25)

예를 들어 NI = 5×1011 /㎠ 이고 x0 = 0.1㎛ 이면 +2.32V의 문턱 조정이다.

그림 18.20 백-바이어스 MOSFET (a) 단면도. 반전시점에서의 반도체 에너지 대역도 (b) VBS=0 (c) VBS< 0

18.3.4 백 바이어싱(Back Biasing)

back 접촉이나 소오스와 관련된 MOS 트랜지스터를 역 바이어싱하는 것은 문턱 전위를 조정하는데 사용하는 또 다른 방법이다. 이런 조정방법은 몸체 효과(body effect)나 기판-바이어스 효과를 이용한다. 그림 18.20에 나온 n채널  MOSFET을 생각해보자 백에서 소오스(back-to-source)의 전위차(VBS)는 영이다. 그림 18.20(b)에서 반도체에 걸린 전압 강하(drop)이(ΦS) 2ΦF와 같을 때 반전이 일어난다. VBS < 0 이면 반도체는 ΦS가 2ΦF에 도달할 때 반전하려 한다. 그러나 반도체 표면에서 나타나는 VBS< 0 인 반전-층 캐리어는 이런 영역이 낮은 전위에 있기에 소오스와 드레인의 측면으로 이동된다. 그림 18.20 에서 처럼 ΦS=2ΦF-VBS가 되면 표면은 반전되고 트랜지스터가 작동하기 시작한다. 반도체에서 본래 백바이어싱은 2ΦF에서 2ΦF - VBS 로 반전점이 변화된다. 식 (18.22)에서 주어진 이상적인 디바이스의 문턱전압은 다음과 같다.

식(18.26)

V'GB⃒at threshold = V'GS⃒at threshold - VBS 이므로

식(18.27)

ΔV'T ≡ (V'GS⃒at threshold - V'T)를 도입하면 다음을 얻는다.

식(18.28)

식 (18.28)을 백바이어싱이나 몸체효과(body effect)에대해 다음을 알수 있다.

(1) 백 바이어싱은 언제나 이상적인 디바이스의 문턱전압의 크기를 증가 시킨다.

실제적인 디바이스의 p 채널 문턱전압을 음의값으로 만들고 p 채널의 문턱전압을 양의값으로 만 든다. p 채널 MOSFET의 음의 문턱전압을 감소시키는데 사용될수 없다.

(2) 17장에서의 전류-전압 관계식은 2ΦF→2ΦF - VBS, VG→VGS, VD→ VDS, 그리고 VT가 VGS⃒at threshold로 해석된다면 VBS≠0 일 때 유효하다.

(3) 아래첨자를 쓴 두개의 전압 변수의 사용으로 전압차를 같게하는 백바이어싱 구조를 설명하는데는 주의가 필요하다.

18.3.5 문턱전압에 대한 요약

모든 비이상성은 MOSFET의 문턱전압을 변이 시킨다. 부가적인 계면 트랩은 트랜지스터의 저주파수(gm)를 감소 시킨다. 실제 MOSFET의 문턱전압을 계산하는데는 다음의 두가지 과정이 있다. 평탄대역 전압은 먼저 디바이스의 비이상성으로 부터 알려진 값으로 얻어진다.

VFB는 주어진 MOSFET의 이상적인 경우의 문턱전압값에 더해진다. VG=0 일 때 “오프” 된 트랜지스터는 증식모드이다. 공핍 모드 MOSFET은 VG=0 일 때 “온” 이되거나 도전된다. 비이상성에의해 실제 n 채널 MOSFET은 공핍 모드 디바이스이다. n채널 증식모드와 MOSFET의 일반적인 문턱 조정은 이온 주입을 통해 이루어진다. 소오스와 관련된 백 접촉(Back Contact)을 바이어싱하는 것 또한 문턱 전압 조정에 사용된다.

예제 18.6

문제

n채널 MOSFET으로 부터 유도된 CG - VG(VD = 0) 특성곡성은 그림 18.6이다.

(a) 트랜지스터의 문턱전압(VT)은 얼마인가?

(b) MOSFET은 공핍 모드 디바이스인가, 증식 모드 디바이스인가?

(c) 디바이스에서 기대되는 ID -VD 특성곡선의 일반형태를 그려라. VG = -2,-1,0,1,2V에 따른 특성곡선들을 그려라.

(d) ΦMS = -1V, QIT =0이고 디바이스가 바이어스-온도 압력을 가한상태에서 안정적이다. -2.2V의 평탄대역 전압을 설명하여라.

(e)ΦF = 0.3 V로 도핑된 MOSFET라면 기판 바이어스(VBS)는 VGS⃒at threshold = 1V 를 얻기위해 얼마나 사용되나?

그림 E18.6

풀이 : (a) VT= -1V. 정바이어스 과정에서 C-V 곡선은 역- 공핍 전이점에서 C=C0 을 향해서 증가한다. 역-공핍 전이점에서 VG는 MOSFET에서의 문턱전압이다.

(b) 공핍 모드. VT=-1V 와 함께 MOSFET은 완전히 “온” 되거나 VG=0 일 때 도전된다.

(c) 디바이스에서 기대되는 ID-VD 특성곡선의 일반형태은 다음과 같다.

그림

(d) 디바이스가 바이어스-온도 압력에서 안정적이기에 QM=0이다. QM=0, QIT=0, ΦMS=-1V이다. -2.2V의 변이, 나머지 변이는 고정전하 때문이다.

(e) 식(18.28)을 VBS에 대해 풀면 다음과 같다

식

VBS에 대입하면 다음을 얻을수 있다.

식

연습문제

문제 안내표

18.1 퀴즈 - 가능한 간결히 다음 질문에 답하시오.

(a) ΦM-χ 와 Φ'M-χ'의 차이점은 무엇인가?

(b) MOS-C나 MOSFET가 바이어스-온도 압력에 영향을 받는 것은 무엇과 관련되는가?

(c) MOS 구조에서 고정 옥사이드 전하의 물리적 시초는 무엇인가?

(d) 계면 트랩 밀도(DIT)는 실리콘 표면 방위에 종속된다. 방위 종속에 대해 설명하여라

(e) MOS구조에서 이온방사의 망효과(net effect)는 무엇인가?

(f) 바이어스-온도 압력가하는 실험을 행할 때 알칼리 이온에서 발생하는 부-바이어스의 불안정과 전압 불안정을 어떻게 구별하나?

(g) 어떤 조건에서 VT ≠ V'T+VFB 인가?

(h) 공핍 모드 트랜지스터에대해 설명하여라

(i)  MOSFET에서 필드-옥사이드(field-oxide)와 게이트-옥사이드의 차이점은 무엇이가?

(j) 몸체 효과(body effect)가 무엇인가?

18.2 다량으로 도핑된 게이트에서 EF-EC = 0.2eV이고 축퇴되지않게 도핑된 실리콘 기판에서 EF-EC = -0.2eV인 폴리실리콘을 고려해보자. 구조(structure)는 ΦMS ≠ 0 인 것 이외에 이상적이고 χ'(폴리 실리콘)=χ'(crystalline-Si) 이다.

(a) 평탄 대역 조건하에서 폴리실리콘-게이트 MOS-C에대한 에너지 대역도를 그려라.

(b) 폴리실리콘  MOS-C에서 언급된 금속-반도체 일함수 차란 무엇인가?

(c) 주어진 MOS-C은 VG =0 일 때 축적, 공핍, 역 바이어스 중 어떤 것이 되는가

18.3 입력 파라미터로서 MOS 시스템이 Φ'M-χ'으로 그림 18.3과 유사하게 출력이 나오게 컴퓨터 프로그램을 작성하여라. EF-EV처럼 도핑된 p+ 폴리실리콘 게이트를 가지고 MOS-C에대한 적절한 도표를 출력 시켜라.

18.4

(a) MOS-C은 옥사이드에서 나트륨 이온의 일정한 분포롤 보인다.

즉 ρion(x)=ρ0 =상수(옥사이드에서 모든 x값에 대해 상수), ρ0/q=10/㎤ 이고 x0 =0.1㎛ 이면 이온 분포로 부터 ΔVG 변이를 계산 하여라.

(b) 양의바이어스-온도(+BT) 압력을 가한후 (a)의 나트륨이온은 옥사이드-반도체 계면부근에 모두 쌓인다. +BT 압력을 가한이후 ΔVG 를 결정하여라.

18.5 고정 전하의 정량적 효과를 모델로 하여 전하는 옥사이드-반도체 부근에 위치한다.

전하가 실제로 Si-SiO2 계면으로 부터 옥사이드의 안쪽 가까운 거리에 위치한다고 가정한다.

(a) ΔVG (고정전하)에 대해 기준이 되는 값을 써라.

(b) Si-SiO2 계면에서 Si-SiO2 계면에서 부터 Δx의 거리가 0에서 2QF/Δx 까지 선형적으로 증가 하는 방식으로 전하 분포로 인한 ΔVG 변이를 결정하라.

(c) Δx= 10Å =10-7 ㎝ 그리고 x0 =0.1㎛=10-5㎝이다. ΔVG(b번에서의 값)/ΔVG(a번에서의 값)를 계산하여라.

x0 =0.01㎛=10-6㎝ 일 때 위과정을 반복하여 계산하여라.

18.6 옥사이드 두께가 다른 MOS-C를 제조할 때 금속 SiO2-Si 시스템과 주어진 제조 과정에 대해서 ΦMS과 QF를 결정하는 것이 가능하다면 각 디바이스에 대한 평탄 대역 전압 (VFB)은 x0 의 함수로  측정되며 도표로 나타낼 수 있다. 제조 과정이 ΦMS ≠ 0 과 QF ≠ 0 이외에 이상적인 디바이스를 얻고자 한다고 가정하자.

(a) 어떻게 ΦMS과 QF가 VFB와 x0 좌표로 부터 얻어지는지 나타내보아라.

(b) 아래 표에 주어진  VFB와 x0값 으로 ΦMS과 QF/q을  결정하여라.

표

18.7 MOS-C는 그림 18.7에서의 에너지 대역도와 같은 특성을 갖는다. 구조에서 계면 트랩 밀도가 무시된다고 가정하여라.

(a) 옥사이드에서 QM=0 중 QM≠0 어떤것인가?

(b) Si-SiO2 계면에서 QF=0 중 QF≠0 어떤것인가?

18.8 T=300K로 유지되는 Al-SiO2-Si 캐패시터에 대한 특성 곡선이 그림 18.8이다. CMAX =200pF, CMIN =67pF이고 평탄대역 전압 VFB =-0.71V이다 옥사이드에서 이동이온은 없고(QM=0), 계면 트랩 밀도는 무시된다(QIT=0). AG=2.9×10-3㎠

(a) 주어진 MOS-C의 이상적인 경우로부터 기대되는 C-V 특성곡선을 그리고 이상적 디바이스 특성에 평탄 대역점을 표시하여라.

(b) Si의 도핑 농도는? (델타 공핍 C-V 공식 적용)

(c) 주어진 디바이스에서 고정전하/㎠, QF를 결정하여라.

18.9 MOS-C의 특성은 계면 트랩을 제거하기위해, 금속화한후 어닐링 하기전이나 후에 측정된 것이다. 그림 18.9는 디바이스의 금속화한후 어닐링 한후의 C-V 특성곡선이다. 억셉터와 유사한 계면 트랩을 가정하고 어닐링 전의 디바이스의 C-V 특성곡선을 그려라.

18.10 계면 트랩이 Si 표면에서 "dangling bond"와 관련이 있고 "dangling bond"의 수가 Si 표면의 원자수에 비례하다면 (100),(110)의 실리콘 평면중 어느것이 계면 트랩 밀도가 많은가?

18.11 n-bulk MOS-C은 단하나의 대역 간극 에너지, EIT를 갖는 계면 트랩을 갖는다. 그림(18.11)참조. 고주파 C-V 측정이고 이상적 MOS-C임을 가정하고 다음에 답하여라.

(a) EIT 준위를 일으키는 계면 상태가 자연적으로 도너와 같다면 MOS-C C-V 특성곡선의 일반적 형태를 그려라.

(b) 계면 상태가 억셉터와 같을 때 (a) 를 반복 하여라.

(c) 계면상태가 도너와 같으나 에너지준위가 전도 대역에 위치한다고 가정하고 (a)를 반복하여라.

(즉 EC-EIT = 0.001eV)

(d) 에너지준위를 가전자 대역으로 하는, 도너와 유사한 계면 상태에 대해 (a)를 반복하여라.

(즉 EIT-EV = 0.001eV)

18.12 MOS-C 로 부터 얻어진 C-V 특성곡선이 그림 18.12이다.

제조후 게이트 영역의 절반이 이온화 방사에 노출되고 그에 따라 디바이스의 노출된 절반 부분에서 고정 전하(QF)가 증가하였다. 방사로 인한 계면 트랩 밀도의 증가는 무시된다.

방사 후의 C-V 특성 곡선을 그려라.

18.13 MOSFET의 바이어스-온도 압력을 가하기전의 ID-VD 특성이 그림 18.13(a)이다.

동일한 디바이스에서 양의 바이어스를 사용하여 바이어스-온도 압력을 가하기전이나 후의  gd-VG(VD=0) 특성이 그림 18.13(b)이다.

그림 18.13

(a) 양의 바이어스-온도 압력을 가한후 gd-VG 특성곡선에서 변이의 요인은 무엇인가?

(b) VG = -2,-3,-4V의 게이트전압에서 바이어스-온도 압력을 가한 후의  ID-VD 특성곡선을 그려라.

18.14 n-채널 MOSFET은 ΦMS ≠ 0 인 것을 제외하고 이상적이다. 다음과 같은 구조의 변경이 문턱 전압 VT에 어떤 영향을 미치는가?

(a) 이온 방사가  QF ≠ 0 을 일으킨다.

(b) 게이트 재료를 Al에서 Cu 로 바꾼다.

(c) 기판의 도핑 정도를 증가 시킨다.

(d) 붕소 이온이 실리콘의 표면영역 부근에 주입된다.

18.15 MOSFET이 ΦMS =-0.46V, QF/q=2×1011/㎠, QM=0, QIT=0, QI/q=-4×1011/㎠, x0=0.05㎛, AG =10-3㎠, ND=1015/㎤ 으로 제조된다. QI 는 Si-SiO2 계면 부근에 주입된 이온 전하이다.

(a) VFB는?

(b) VT는?

(c) 주어진 MOSFET은 증식형인가 공핍형인가?

18.16 Al-SiO2-Si MOSFET가 T=300K, NA=1017/㎤, x0=100Å,QF/q=10/㎠ 으로 Si 기판 도핑되고 옥사이드에 계면 트랩과 이동이온이 없다. VT=0.5V 가 되도록 주입된 붕소 이온/㎠(NI)를 구하라.(주입된 이온은 Si-SiO2 계면에 음의 전하를 부가시킨다.)

19. 현대의 FET 구조

더 빠른 작동 속도와 집적도를 높이기위해 FET 디바이스 구조는 점점 더 소형화 되고 있다.

FET 디바이스 크기의 감소는 특성을 변화시킨다. 단채널 효과라고 불리는 소 영역 효과는 문턱전압의 변화와 문턱아래의 전류의 증가를 포함한다. 디바이스 특성의 변화는 실제 응용에서 중요하다. 문턱전압의 정확한 예측은 논리 수준, 속도, 노드 전압 등을 결정하는데 필요하다. 문턱아래전류는 오프-상태의 전력 손실, 동적 논리 클락 속도, 메모리 리플레시 속도에 영향을 준다. 이장에서는 소 영역 효과에 대해 설명한다. 소 영역 효과의 디바이스 구조는 일반적으로 바람직하지 않으며 적절한 디바이스 영역을 조정하고 디바이스 설계를 변경하여 최소화되거나 피해져야 된다는 것을 알아야 한다. 현재 이용되고 개발된 FET 구조를 조사하는 것으로 이장을 마무리 한다.

19.1 소 영역 효과

19.1.1 소개

1965년에 가장 작은 MOSFET은 L이 25㎛ 였다. 1990년까지 MOS 디바이스 구조에서의 산업 표준 규격은 마이크론 아래의 크기였다. 점점 더 작아지는 FET의 크기가 그림 19.1에 나타나 있다.

표 19.1에 앞으로의 설계를 요약 했다.

그림 19.1 MOSFET 크기의 축소. MOSFET 채널 길이의 상대적 크기가 그림에서 처럼 작게 감소되었다.

표19.1 실리콘 IC 설계[26]

디바이스 영역에서 보여지는 감소를 동반하는 장채널(long-channel)특성이 측정된 ID-VD 특성곡선을 사용하여 설명된다. 단채널(short-channel)효과는 ID-VD 곡선의 핀치-오프 뒤에서의 윗 방향 기울기로 알수 있다.

심한 단채널 효과는 그림 19.2에서 다시 그려진 형태의 특성곡선을 나타내게 한다.  ID-VD 특성곡선이 포화 되지않고  ID ∝ VD2  곡선이 문턱아래의 게이트 전압들에서 보여진다. (그림 19.2 디바이스는 VG > 0V에서 “off” 된다.) 단채널 효과는 문턱아래 전이 특성곡선에서 볼 수 있다. 장채널 문턱아래 특성 곡선은 그림17.11에 나왔다. 장채널 MOSFET에서 문턱아래 드레인 전류는 VG와 함께 지수적으로 변하고 VD > 수 kT/q volts로 제공된 VD에 독립적이다. 단채널 디바이스에서 문턱아래 드레인 전류가 증가되어 구조적으로 VD를 증가시킨다. 측정되는 문턱전압의 전이는 소 영역 효과에서 세 번째로 언급될 사항이다. 18.3.1에서 VT 관계식이 언급되었다. 장채널 문턱전압은 게이트 길이와 폭에 독립적이다. 단채널 디바이스에서 VT는 게이트 영역과 공급된 바이어스에 대한 함수 이다. (그림 19.3참조)

그림 19.2 심한 단채널 효과를 보여주는 MOSFET의 ID-VD특성곡선(Bateman et al. 1974,with kind permission of Elsevier Science Ltd)

그림 19.3 단채널 MOSFET에서 NA=8×1015/㎤, xO = 0.028㎛ rj =1㎛, 채널 길이와 공급된 드레인 바이어스를 가진 문턱 전압 변화

MOSFET에서 소 영역 효과의 대부분은 채널 길이 L의 감소와 관련된다. 최소 채널 길이를 구체화 하여보자. 이 길이 아래에서 중요한 단채널 효과가 일어 난다.  Lmin은 소스와 드레인 접합와 관련된 공핍 길이의 합보다 커야 한다. 0.1㎛ 에서 1㎛ 범위의 값이다. 컴퓨터 시뮬레이션에서 보여지듯이 더 정확한 Lmin의 측정값이 실험에 의한 관계식에서 보여진다.

식 (19.1)

rj은 소스/드레인 접합 깊이, xO은 옥사이드 두께이고,WS는 소스 접합에서의 공핍폭이고 ,WD는 드레인 접합에서의 공핍폭이다. 식(19.1)에서 Lmin은 소스/드레인의 깊이를 줄이거나, 옥사이드 두께를 줄이거나 기판의 도핑을 증가시켜서 (WS 와 WD이 감소됨) 작아지게 만들 수 있다. 위의 모든 것이 점차 크기가 낮취진 영역을 가진 MOSFET의 장채널 동작을 확실히 하는데 사용된다.

장채널 동작에서 벗어나는 것을 강조하는 이유는 다음 세가지 일반적인 성질이 생기게 때분이다.  첫째, 실험과 장채널 이론사이의 차이는 장채널 분석에서 사용된 가정이 성립되지 않기 때문에 생긴다. 둘째, 디바이스 영역의 축소는 장채널 디바이스에서 일어나지만 무시할수 있는 효과를 증가 시킨다. 마지막으로 완전히 새로운 현상으로 인해 장채널 동작에서 벗어나게 된다.  이 세가지 특성들을 다음의 경우에 일어나는 결과를 통해 알아 보자.

19.1.2 문턱전압 조정

단채널(Short-channel)

증식형 모드 단채널 디바이스 ∣VT∣는 감소되는 채널 길이 L로 변화없이 감소하게 된다.

문턱전압에서의 감소는 다음과 같이 설명된다. 반전층이나 채널이 게이트 아래에서 생기기 전에 게이트 아래의 영역이 먼저 공핍되어져야 한다.( W → WT ) 단채널 디바이스에서 소스와 드레인은 게이트 아래의 영역을 공핍화하는 것을 돕는다. 즉 게이트 아래의 공핍 영역 전하의 중요한 부분이 소스와 드레인 pn접합의 다른부분 위에 있는 전하에 의해 균형을 이룬다.그래서 더 적은 게이트 전하로 반전이 시작되고 ∣VT∣가 감소 하게된다. L이 작아질수록  소스 드레인 pn접합에 의해 균형을 이룬 전하의 양이 많아지고 ∣VT∣에서 감소가 많이 일어난다.

단채널 효과와 연관된 ΔVT에 대한 first-order 정량적 표현은 기하학적 논법을 사용하여 나타낼수 있다. 매우 간단하나 제시된 유도식은 일반적 분석방법을 예증하는데 중요한 정보이다.

유도식은 소스와 드레인 접합길이와 같은 파라미터가 단채널 효과를 얼마나 상세히 하는가를 알려준다.

앞에서 다룬 것처럼 이상적 디바이스에서

식 (19.2)

QS를 반도체 내부에서 전체 전하/㎠ 라 하자. 가우스법칙을 사용하면  다음식을 얻는다.

식 (19.3)

식19.2와 식19.3을 합하면 다음식을 얻는다.

식 (19.4)

VG=VT 그리고 QS=QB일 때 여기서 QB는 게이트의 단위 영역에서 공핍영역 전하이다. 문턱지점에서는 (식19.4)가 다음식이 된다.

식 (19.5)

식 (19.6)

QBL 와 QBS를 장채널과 단채널 공핍영역 전하/㎠ 라고 하면 각각 식(19.5)를 사용하여 다음 식을 얻는다.

식 (19.7)

유도를 다하기 위해 디바이스 파라미터에 관해 QBL와 QBS에 대한 표현을 하는 것이 필요하다.

그림 19.4에서의 단 n-채널 MOSFET를 고려하면 VD 가 아주 작거나 영으로 되게 하여 게이트의 중심부분 아래의 모든 지점에서  W ≅ WT 되게한다. 그림에서 그늘진 영역은  소스와 드레인 pn접합에의해 조절되는 게이트 아래 영역의 부분을 나타낸다.

장채널 디바이스에서 옆면의 길이가 L 인 전체 직사각형 영역의 전하는 게이트에서의 전하에 의해 조정된다.

식 (19.8)

그림 19.4

단채널의 파라미터를 알려주는 MOSFET의 단면. 게이트아래 영역의 그늘진 부분은 소스와 드레인 pn 접합에 의해 조정된다. 또한 VD ≅ 0임 을 알수 있다.

ZLWT는 공핍 영역 부피이고 ZL은 게이트의 영역이다. 단채널 디바이스에서 게이트에 의해 조절되는 공핍 영역 전하는 옆면 길이 L,L'의 사다리꼴 영역에 제한되어 진다.

식 (19.9)

식(19.7)에 QBL과 QBS를 대치하면 다음을 얻는다.

식 (19.10)

그림 19.4에서 소스 영역을 보고 WS≅WT이라 가정하면 , 기하학적 고려에 의해 다음을 얻는다.

식 (19.11)

이것은 다음식을 얻는데 사용된다.

식 (19.12)

식 (19.10)과 (19.12)를 사용해서 L' 을 제거하면 다음식을 최종적으로 얻는다.

식 (19.13)

식(19.13)에서 얻어진 ∆VT는 Lmin에 대해서 논할 때 언급되었던 것과 같은 파라미터 의존성을 보인다.

협폭

문턱 전압은 또한 MOSFET 의 측면길이 Z가 채널 공핍-폭 WT과 비슷할 때 영향을 받는다.

증식형 협폭 디바이스에서 ∣VT∣는 감소하는 채널 길이 Z와 함께 증가된다. 문턱전이전압의 Z 종속은 L 종속에 반대이다. 그러나 협폭 효과는 단채널 효과와 같은 방법으로 설명된다. 그림 19.5의 MOSFET의 옆면을 살펴보면 게이트 조정 공핍 영역은 옆으로 펼쳐지고 게이트의 Z 폭의 바깥부분에 놓여있다. 광폭 디바이스에서 측면에서 게이트 조정 전하는 전체적으로 무시해도 된다. 협폭 디바이스에서 측면 전하는 게이트의 Z 폭 바로 아래에 전하와 비슷해 진다.

즉 게이트 전하에 의해 조정되는 유효전하/㎠가 증가한다. 그러므로 반전의 시작과 ∣VT∣가 증가되기 위해 게이트 전하는 증가되어야 한다.

단채널 유도와 마찬가지로 협폭 효과와 연관된 ∆VT에 대한 정량적 표현이 만들어 진다.

측면 영역이 반경 WT의 원통형의 1/4 이라면 게이트에의해 조정되는 측면부피는 (π/2)W2TL이고

식 (19.14)

그림 19.5  협폭 효과를 설명하는데 사용된 MOSFET의 측면

협폭-QBS를 가진 식(19.7)을 QB로 바꾸면 결과적으로 다음식이 된다.

식 (19.15)

이 결과는 협폭 효과가 Z가 WT와 비슷할 때 중요하다는 처음의 주장을 뒷받침 한다. 결과적으로 결합-효과 ∆VT은 단채널과 협폭을 둘다 가진 MOSFET에 대해 성립된다. 각 효과에 대한 결합-효과  ∆VT와  정확한 ∆VT식은 디바이스 논문에서 나온다.

19.1.3 와류 BJT 동작

소스와 드레인 사이에 반대로 도핑된 영역을 포함한 MOSFET은 물리적으로 BJT와 유사하다.

그러므로 현대의 MOSFET의 소스와 드레인 사이의 거리가 쌍극 트랜지스터의 베이스폭과 비슷한 값정도로 줄어들었다. 소스와 드레인이 몇 microns정도로 분리되었을 때 소스와 드레인 주변의 pn-접합 공핍 영역이 그림 19.6과 같이 펀치-스루(punch-through)하게 된다. 펀치-스루가 일어날 때 중요한 변화가 MOSFET의 작동에 일어난다. 게이트는 Si-SiO2 계면 부근 소 영역을 제외하고는 게이트 아래의 제어를 잃게 한다. 소스에서 드레인 전류는 표면 채널에 더 이상 제한되어 있지 않게 된다. 그러나 접해 있는 공핍 영역을 통해 표면 아래에 흐르게 시작한다.  BJT에서의 펀치-스루 전류와 유사하다. 이 표면 아래의 공간-전하 전류는 소스와 드레인 사이에 공급된 전압의 제곱에 따라 변한다.

그림 19.6 단채널 MOSFET 에서 펀치-스루와 공간-전하 전류.

그림 19.2 에서 보여진 VG>0인 특성곡선에서는 소스와 드레인 펀치-스루로 부터 일어나는 ID ∝VD2전류의 예이다. 실제적으로 소 영역 MOSFET에서 펀치-스루는 게이트 아래 영역의 도핑이 증가하고 그러므로 소스/드레인 공핍폭이 감소함에 따라 억제 된다.이것은 기판 도핑을 증가함으로 만들어 질수 있다. 그러나 기판의 도핑을 증가 시키면 와류 캐패시터를 증가시키는 역효과가 있다. 결과적으로 깊은 이온 주입을 하는데 선택적으로 게이트 아래 영역을 증가시키는 것은 흔히 행해진다. 캐리어 증식과 재생 피드백을 포함한 와류 BJT 동작은 MOSFET 특성의 두 번째로 중요한 장애를 일으킨다. 모든 MOSFET에서 드레인 근처의 고-전계 공핍 영역에서 많은 캐리어 증식이 있게된다. 장채널 디바이스에서 증식은 무시해도 된다. 그러나 단채널 디바이스에서 재생된 피드백과 연결된 캐리어 증식은 드래인 전류를 극히 증가 시키고 최대 작동 VD를 제한하게 된다. 소 영역 MOSFET에서 증식과 피드백 작동 구조는 V(BR)CEO와 관련된 BJT에서의  V(BR)CE를 낮추는 것과 유사하다.(11.2.4를 참조) 기본적 구조는 그림 19.7에 설명되어있다. 채널 전류가 드레인 이웃의 고-전계에 들어감으로 그 과정이 시작된다. 고전계 영역에서 가속이 일어날 때 채널 캐리어의 일부분이 충돌 이온화를 통해 전자-전공쌍을 만드는 충분한 에너지를 얻게된다. n-채널 디바이스에서 첨가된 전자는 드레인에서 표류한다. 반면에 첨가된 정공은 준중성 내부에서 일소된다. 반도체 내부는 한정된 저항을 가진다. 충돌-생성된 정공과 연관된 전류흐름은 공핍영역 가장자리와 백(back) 접촉사이에 전위를 낮추게 한다.

그림 19.7 단채널 MOSFET에서 전류의 증가를 일으키는 캐리어 증식과 재생 피드백

이 전위 하강은 소스 pn접합을 앞부분 바이어스 하는 것과 같은 극성이다. 소스 pn 접합의 앞부분 바이어싱은 소스 pn접합에서 준중성내부로 전자 주입을 일으킨다. 첨가된 전류와 증가된 캐리어는 드레인으로 흐른다. 이과정은 드레인 전류나 증식인자에서의 증가가 1/α보다 작기만하면 안정적이다. 여기서 α는 와류 BJT의 베이스공통 이득이다. 극도로 많이 전류가 증가 하면 디바이스에 지나친 전류로 인한 전위 생기는데 이로 인해 디바이스가 고장난다.

19.1.4 고온 캐리어 효과

옥사이드 충전

산화물 충전 혹은 전하 주입과 산화물에서 트랩핑(trapping)은 모든 MOSFET에서 일어나는 현상이다. 동작 상태아래 드레인 부근에서 채널 캐리어와 기판에서 드레인 공핍 영역으로 들어가는 캐리어는 주기적으로 Si-SiO2 표면 장벽을 넘고 산화물로 들어갈 충분한 양의 에너지를 얻는다. 산화물에서 중성 중심은 주입된 전하 일부분을 막고 그러므로 산화물에서 전하 축적을 일으킨다.  장채널에서  산화물 충전은 “walk-out” (큰 VD 바이어스에서 작동되는 MOSFET의 드레인 붕괴 전압의 증가)이라 한다. 단채널 MOSFET의  산화물 충전의 효과는 매우 중요하다. 게이트된 영역의 많은 부분이  작은 디바이스일수로 영향을 많이 받기 때문이다. VT 와 gm에서 중요한 변화는 산화물 충전 현상으로 부터 온다. 산화물 충전은 시간이 지날수록 축적된다. 이 현상은 디바이스의 사용 수명을 제한하고 단축시킨다.

고온 캐리어 영향을 최소화하는 방법-저도핑 드레인(lightly doped drain:LDD)의 형성-이 19.2.1에 설명되었다.

속도 포화

장채널 MOSFET의 분석에서 캐리어가 채널 표면에서 얻는 속도에 대한 이론적인 제한은 없다. 이것은 캐리어 속도가 계산된 전류까지 충분히 증가될수 있음을 말한다. 실제로 T=300K인 실리콘에서 캐리어 표동속도가 전자에 대한 가속 전계가 3×104 V/㎝, 정공에 대해 105 V/㎝을 초과할 때 최대값 vsat ≅107㎝/sec 이된다. (그림 3.4를 참조) 예를 들어 VD = 2V와 L = 0.5㎛ 이면 MOSFET 채널 표면에서 가속 전계가 4×104 V/㎝보다 크거나 같다. 속도 포화로 인한 채널 전류의 제한은 단채널 디바이스에서 가능하다. 속도 포화는 특성에 영향을 주는 데, 먼저 IDsat은 감소되고 변화된 IDsat은 대략 다음과 같다.

식 (19.16)

둘째로 식 (19.16)에서 유도할 수 있거나 그림 19.8에서 설명하였듯이 포화 전류는 제곱법칙에 반대로 VG-VT에 대한 선형적 종속을 보여준다.

그림 19.8 MOSFET ID-VD 특성곡선에서 포화속도의 영향

(a) L=2.7 ㎛,  xO = 0.05㎛ rj = 0.4㎛, NA(substrate)≅10/㎤ 를 가진 단채널 MOSFET에서의 얻어진 실험적 특성 곡선.  계산된 이론적 특성 곡선 (b)속도 포화를 포함. (c) 속도 포화를 무시.(Yamaguchi[31], 1979 IEEE)

속도 초과 / 탄도 수송(Ballistic Transport)

17장에서 MOSFET 표면 채널의 표동 캐리어를 모델화 하고 소스와 드레인 사이를 이동하면서 캐리어가 많이 산란된다는 것을 알았다. 이것은 채널 길이(L)가 산란사이의 평균길이(l)보다 길다고 가정하는 것과 같다. MOSFET채널 길이가 l 정도 값으로 줄어든다면 분석 공식이 수정되어야한다. 그러나 소 영역 구조가 L<l을 가지고 만들어 질수 있더라도 캐리어의 많은 부분이 산란을 하지않고 소스에서 드레인으로 이동한다.

캐리어의 움직임과 같이 구상된 사출물을 Ballistic Transport (탄도 수송)이라 한다.

ballistic(탄도)효과가 L ≤ 0.3㎛, 인 GaAs 구조아래서 이론적으로 가능하다. Si 디바이스에서는  더 작은 길이가 필요하다. 실험적으로 채널 길이 0.1㎛를 가진 Si,GaAs FET은 연구실에서 제조된다. 그러므로 L ≲ l 을 가진 FET구조는 현재의 기술로 얻을수 있다. 표 19.1은 앞으로 흔히 제조될 것으로 기대된다.

Ballistic Transport은  아주 빠른 디바이스를 만들 수 있기에 중요하다. 산란이 줄어들면 채널을  이동하는 캐리어의 평균 속도가 vsat를 초과 한다. 이것을 속도 초과(velocity overshoot)라 한다. 속도 포화보다도 35%까지 큰 평균 속도가  L = 0.12㎛ 인 MOSFET[32]에서 발견된다.

19.2 여러 가지 디바이스 구조

MOSFET 동작을 설명하는데 기본적인 증식형 구조를 사용하였다. MOSFET 기술이 발전하면서 중요하게 구별되는 디바이스의 변화가 생겼다.기본 구조의 수정은 특수한 문제점을 해결하거나 디바이스 특성을 향상하는데 사용되었다. GaAs와 Si와 다른 반도체들로 제조된 FET 디바이스는 Si로 제조된 디바이스와 조금 다른 형태를 가진다. MOSFET과 MOSFET과 유사한 구조들을 이장에서 살펴본다. 이것으로 여러가지 다양함과 주요 수정에 따른 특성을 보여줄 것이다. 조사된 디바이스 구조들은 최근의 FET에서 보여지는 구조로 바이어스된 것을 선택 하였다.

19.2.1 MOSFET 구조

LDD 트랜지스터

앞 절에서 설명하였듯이  감소된 영역 디바이스는 고온 캐리어 효과에 영향을 받기 쉽다. 드레인 부근의 게이트 산화물에서 캐리어의 연이은 트랩핑(trapping)과 전계 주입은 디바이스에 심각한 손상을 가한다. 디바이스 영역에 비례해서 크기가 낮추어지지 않은 바이어스 전압을 사용하면 이런 손상이 더욱 심해진다. 그림 19.9의 LDD(lightly doped drain) 구조는 고온 캐리어 효과를 최소화 한다. 주목할 모양은 채널의 끝과 그레인 사이의 저도핑 드레인(lightly doped drain) 영역이다. (그림 19.9에서 n- 영역) 채널에서 드레인으로 가는데 감소된 도핑 기울기는 드레인 부근의 전계를 낮추고 채널 끝으로 향한 전계 피크부분을 변이 시킨다. 산화물로 캐리어 주입은 줄어들고 따라서 산화물 충전은 최소화 된다.

그림 19.9 LDD 구조의 단면

그림 19.10 (a) DMOS 구조의 단면 (b) 채널 영역과 측면으로 도핑된 단면 (Pocha et al.33] 1974 1IEEE)

DMOS

이중-확산된 MOSFET구조가 그림 19.10이다. 이구조는 두 개의 불순물 단면의 측면 확대에서 차이가 생김으로 채널 영역이 형성되고 채널길이를 상세히 할수 있다는 점에서 구별된다.

p형 도펀트(e.g boron)와 n형 도펀트(e.g phosphorus)은 같은 산화물 마스크를 열고 Si로 들어가서 확산된다. p형 도펀트는 n형 도펀트보다 약간 더 깊고 멀리 확산된다. 그림 19.10(b)의 단면에서 보여준 것처럼 소스와 채널영역이 동시에 존재하는 형태를 보인다.

DMOS의 중요한 물리적 특성은 소 영역 석판 마스크를 사용하지 않고 만들어진 단채널 길이(∼1㎛) 이다. DMOS 구조는 고주파수 동작을 할 수 있다. 이것은 드레인의 높은 붕괴 전압과 관련된다. 이것은 고주파수 아날로그 응용과 고전압/고전력 회로에 사용된다. 1970년대 초에 처음 도입되었지만 DMOS 구조의 변화(power-DMOS구조)는 계속 발전되고 있다.

그림19.11 (a) 매립-채널 MOSFET의 단면 (b) 게이트 아래의 도핑된 측면도(Van der Tol and Chamberlain[34] 1989 IEEE)

매립-채널 MOSFET

그림 19.11에서 매립- 채널 MOSFET의 단면와 트랜지스터 내부의 도핑된 게이트아래의 측면도를 보여준다. 유일한 구조 특성(소스와 드레인과 같게 도핑된 게이트 아래의 표면층)은 이온 주입으로 형성된다. 게이트 아래 pn 접합과 게이트 위에 MOS인, 매립 MOSFET은 기능적으로 혼합 J-FET/MOSFET 구조이다. 표면층의 두꼐과 도핑에 의존하는 공핍형이나 증식형 디바이스로써 작동하도록 설계되어진다. 매립채널 MOSFET은 채널전도가 산화물 반도체 계면에서 벗어나서 일어나기 때문에 명명되어졌다. 이로 인해 캐리어 이동도가 더 높아지고, 계면 트랩 상호작용이 줄어들고 고온 캐리어 효과의 감지가 감소되게 된다.

SiGe 디바이스

UHV/CVD(ultrahigh-vacuum chemical-vapor-deposition)처리[35]가 개발됨에 따라, 질이 좋은 Si1-x Gex 혼합막을 생산라인위에 놓을 수 있다. 이것은 막 두께의 조절을 원자수준으로 할수 있게 하고 정확한 막의 혼합을 하게하고 주변의 오염을 최소화하였다. Ge의 0에서 100%까지 전체 범위를 포함하는 막이 증착 될 수 있다. Ge 격자상수는 a=5.65Å 이고 실리콘은 더 작은 a=5.43Å이다. SiGe 혼합은 Si보다 큰 격자 상수를 보인다. 충분히 얇다면 (≲1000Å) Si 기판에 증착된 SiGe 혼합막은 의사조성(pseudomorphic)상태이다.

의사 조성 SiGe 층으로 제조된 Si HBTs(heterojunction bipolar transistors)는 어느 Si 쌍극성 디바이스 보다 높은 고주파수 동작을 한다. 제한된 격자 공간 때문에 의사조성형태 막은 내부 압력에 상당한 영향을 받는다. 임계 두께위에 SiGe 혼합막을 성장시키면 결함이 응집되게 된다. 결함 생성은 압력을 덜어주고 막을 더 나은 격자 상수로 되게 하여 느슨하게 만든다. 느슨해진 SiGe막은 “증식된 이동도” MOSFET 제조에 사용되기에 특히 중요하다. 그림 19.12 디바이스를 제조하는데 선별된 SiGe 버퍼층, 느슨해진 Si0.7 Ge0.3 층과 앏은 의사조성형태 Si 막은 연속적으로 Si 기판에 성장된다.버퍼층에 주로 제한된 압력-경감 결함 때문에, 느슨해진 Si0.7 Ge0.3 층은 효과적으로 의사조성형태 층에 대해 기판의 기능을 하게된다. Si0.7 Ge0.3의 큰 격자 상수에 적합하게 하기위해 응력하에서 의사조성형태 Si 막을 놓는다. Si 층에서 압력은 감소된 캐리어 산란과 Si-SiO2 계면에 병행되는 전자 유효 질량을 낮게 한다. 이것은 Si 표면 채널에서 캐리어 이동도를 향상시킨다. 위에 그려진 디바이스는 표준 MOSFET에대해 낮은 전계 이동도에서 ∼2 증가 인자를 보인다.  중가된 이동도는 고전계에서 증가된 전류를 만들기에 현재의 MOS 기술의 제작 한계를 넓히게 된다.

SOI 구조

silicon-on-insulator는 절연막이나 기판위에 형성된 단결정 Si 층에서 제조된 디바이스 구조를 설명하는데 사용된다. 적절한 방위를 가진 사파이어 기판(SOS)위에 증착된 Si 단결정을 포함하는 SOI 구조를 살펴보자. 레이저 어닐링 기술은 SiO2와 Si3N4와 같은 절연체위에 증착된 단결정 Si 무정형 Si막을 사용한다. 최근에 에피택시층 과도성장 (ELO)은 막의 질적 문제를 해결하였다.

그림 19.13 SIMOX 웨이퍼의 만드는 과정

ELO에서 정공은 결정 조직-Si 기판을 밑에 둔 소 영역을 노출시키기 위해 절연체에서 열어둔다. 시드로 작용하는 노출된 기판과 함께 에피택시 Si는 절연체 위에서 정공을 통해 성장된다.  ELO는 생산라인 기술에 고려되지 않는다. SOI 기술중에서 SIMOX와 BESOI는 사용가능한 질적 특성을 가진 Si 막을 만들 수 있는 현재 고려되고 있는 기술이다. SIMOX와 BESOI 웨이퍼는 상업적으로 사용된다.  BESOI에서 절연층이 되는 SiO2층은 Si 웨이퍼위에 성장된다. 두 번째 Si 웨이퍼는  첫 번째 웨이퍼위에 다음으로 연결되고 어닐링된다. 마지막으로 위에 있는 웨이퍼는 갈아지고 닦아진후 알맞은 표면-층 두께에 도달하면 화학적으로 에칭한다. SIMOX에서 SOI구조는 그림 19.13에 설명된 벌크-Si 웨이퍼 표면아래에 SiO2를 만들어서 형성된다. SIMOX 처리과정은 Si 표면아래에 산소의 이온주입으로 시작된다. O2 주입은 150-200keV의 가속에너지를 사용하고 1-2×1018 atom/㎠를 포함한다.  높은 온도에서(6시간동안 1300℃에서) 구조를 어닐링하면 주입된 O2가 매립 산화물 층(BOX)을 형성하기 위해 Si와 반응한다. 어닐링은 표면 Si 층에서 결함을 최소화한다. 첨가한 Si는 Si 표면층의 최종 두께를 증가시키는 표준 에피택시 기술에 의해 증착된다.  요구되는 두께범위는 CMOS 사용시 500Å에서 2000Å이고 쌍극의 두꺼운막을 사용하면 0.3㎛에서 10㎛이다. IC를 토대로한 SOI, 특히 MOS IC에서의 많은 이점은 SOI 기술을 개발하면서 생긴 광범위한 연구결과를 설명하는데 도움이 된다. SOI에서 가능한 각 회로 요소의 유전체적 절연은 와류 캐패시턴스를 감소시킨다. 그러므로 동작 속도를 더 높이게 되고 전체적으로 래치업* 을 제거시킨다. (*래치업은 회로가 특수한 논리 상태인 디지탈 CMOS 회로에서 주요한 문제이다. 래치업은 와류 PNPN과 같은 동작과 관련된 내부 피드백 구조에 의해 일어난다.)

MOSFET을 토대로한 SOI는 더 적은 전력을 소모하고 고온에서 동작하고 감소된 단채널 효과를 보인다. 설계의 관점에서 SOI는 패키징 밀도를 높이고 작은 치수로 크기를 조정하는 것이 쉽다. 제조의 관점에서는 SOI는 마스킹 단계가 줄어들기 때문에 더욱 간단한 처리과정을 가진다. SIMOX와 BESOI로 만들어진 웨이퍼는 전체적인 생산라인장비와 처리에 적합하다.  고속 CMOS ICs,와 저전력 공급전압 디바이스와 DRAM[38]은 사용이 확대되어 질 것이다.

19.2.2 MODFET(HEMT)

마지막으로 살펴볼 FET는 MODFET(modulation doped field effect transistor)이다. 이것은 HEMT(high electron mobility transistor)라고도 한다. 처음 만들어졌을 때는 SDHT(selectively doped heterostructure transistor), 혹은 TEGFET(two-dimensional electron-gas field effect transistor)라고 하였다. AlGaAs/GaAs MODFET은 그림 15.7에 전계효과 디바이스의 한부분으로 나와있다.  구조의 간단한 단면이 그림 19.14(a)에 보여진다.

MOSFET과 MODFET의 구조적 유사성이 AlGaAs 층을 절연체로 생각하면 그림 19.14(a)으로 부터 분명히 알수 있다. MODFET은 절연층이 있고 AlGaAs이 도핑 되었다는점에서 MOSFET과 다르다. 또한 GaAs층은 도핑되지 않았다. 도핑 조절(modulation)은 연속적인 GaAs와 AlGaAs층을 증착하는동안 AlGaAs층을 선별적으로 도핑하는 도펀트 소스를 조절할 때 일어난다.

AlGaAs을 도핑하면 GaAs와 AlGaAs 계면 부근에 표면 채널이 유기되는 것을 돕는다. 전류-운반 GaAs층은 도핑되지 않았기 때문에 GaAs 표면 채널에서 잔류 도펀트 불순물로부터 최소의 산란이 있게된다. 매우 큰 전자 이동도는 실내 온도에서 측정된다. MESFET와 같은 도핑된 채널 디바이스와 관련된 이동도의 더 큰 증가가 액화 질소 온도에서 측정된다. 이런 이유로 구조를 “높은 전자 이동도(high electron mobility)”트랜지스터**라 한다.

(** HEMT가 계속 사용되더라도 저 전계 이동도가 일반적인 동작 조건에서 디바이스 특성을 결정하는 파라미터가 아니다. HEMT는 15.3에서 설명된 FET 채널에서 높은 전자 전계가 있는 고전계 속도가 중요한 파라미터인 MESFET 동작과 유사하다.)

MODFET 내부에서 게이트된 영역과 정전계적 상태의 세부 사항이 그림19.14(a)에 보여진다.

AlGaAs는 GaAs 보다 더 넓은 대역 간극을 가진다. 그림 11.19(a)에서 설명되었듯이 에너지 대역 차가 AlGaAs/GaAs 계면에서 일어난다.

그림 19.14 MODFET 혹은 HEMT의 구조

(a) 단면도 (b) 게이트 아래의 트랜지스터를 통한 부분과 관련된 에너지 대역도. ((b)는 Pierret and Lundstrom[39], 1984 IEEE에서)

MODFET 전도 대역차(∆Ec)는 전자 봉쇄 장벽이된다. AlGaAs은 GaAs 표면에서 전자의 축적층이나 반전층을 유기하기 위해 도핑된다. (전도 전자층은 MODFET에서 두 영역의 전자 가스층으로 언급된다.) AlGaAs층은 충분히 얇게 만들어 져서 쇼트키 게이트 접촉과 관련된 빌트-인(built-in) 전위에 의해  평형 상태에서 전체적으로 공핍된다. AlGaAs에서 결과적으로 보상되지 않은 도펀트 이온은 산화물를 통해 분포된 나트륨 이온을 가진 MOSFFET과 유사한 에너지 대역도를 가진다. (그림 19.14b와 18.7를 비교.)  AlGaAs/GaAs는 격자-정합 구조이다. 두 재료사이의 계면은 고정전하와 계면트랩이 없고 적절한 디바이스 동작에 없어서는 안된다.

저 전류 수준에서 보여지는 전기적 특성 곡선이 다른 FET과 유사하더라도, AlGaAs/GaAs MODFET의 재료와 관련된 특성은 보통 혹은 고전류 수준에서 디바이스 작동에 장애를 유발한다. 특히  AlGaAs/GaAs 계면에서, 어떤 캐리어 밀도위에서 상대적으로 작은 전도 대역 불연속성은 채널 전하가 AlGaAs에서 넘치도록한다. 결과적으로 채널에서 캐리어 밀도는 게이트 전위의 기능으로 포화되는 경향이 있다. 그러므로 디바이스 동작이 나빠진다. 이 문제를 해결하기 위해 두개의 2세대 MODFET 구조가 만들어졌다. 구조에서 의사조성형태의 InxGa1-xAs층은 AlGaAs와GaAs 사이에 위치한다. GaAs에 In를 첨가하면 반도체 대역 간극이 감소하고 ∆Ec 봉쇄장벽이 증가한다. ∆Ec이 더 커지면 InGaAs 표면 채널에 유도된 캐리어 밀도를 더 커지게 한다. 그림 19.15은 Hewlet-Packard에 의해 상업적으로 팔리는 의사조성형태의 MODFET와 PHEMT의 단면도이다.

다른 2세대 MODFET은 선택적인 격자 정합의 특성을 가진다. 즉 Al0.48In0.52As/In0.53Ga0.47As/InP 구조이다. 여기서 InP은 기판 재료이다. AlInAs/InGaAs 계면에서  ∆Ec는 대략 AlGaAs/GaAs 구조의 전도 대역 불연속성의 두배이다.

그림 19.15 상업적으로 사용 가능한 의사조성형태의 MODFET 혹은 PHEMT의 단면도.

(1993 Hewlet-Packard catalogue of communication components[40]Reproduced courtesy of Hewlet-Packard Co.,Components Group)

AlInAs/InGaAs 기술이 상대적으로 완전하지 않더라도, 가장 큰 전류 이득 주파수( >250 GHz )를 가진다. 상대적인 고주파수 동작에서, 그림 19.15의 “T”모양의 게이트를 살펴 보아라. 마이크론 아래의 게이트 길이가 MODFET에서 보인다. 와류 저항의 효과는 종종 진성 디바이스 작동을 방해한다.  작은 “footprint”를 유지하는 동안 금속화된 게이트의 T 형태는 단면의 전류 운반을 증가 시키서 저항을 감소시키게된다. 현재 MODFET는 좋은 성능이 요구되는 상업적, 군사적 시스템에서 점차로 GaAs MESFET으로 바뀌고 있다. 마이크로파와 밀리미터파 주파수에서 저-잡음 증폭을 포함하는 응용에 이상적이다.  초고속 속도의 디지탈 논리 디바이스로 간주되더라도 혼합 반도체 MODFET은 앞으로 Si 디바이스를 대체할 것 같지는 않다.

연습문제

문제안내표

19.1 퀴즈

(a) 상업적 MOSFET 구조에서 소 영역 효과는 일반적으로 바람직하지 않으며 디바이스 설계에서 디바이스 크기의 적절한 스케일링이나 수정을 통해 이 효과가 최소화 되어져야 한다.(true or false?)

(b) 단 채널 효과로 흔히 말해지는 세가지는 ?

(c) 단채널과 협폭 효과가 문턱전압 전이에서 상대적으로 어떻게 다르나? 어느점에서 유사하나?

(d) 고정 채널길이와 채널 폭에대해 소 영역 효과를 최소화하는 두 개의 다른 MOSFET 파라미터의 이름은 무엇인가? 어떻게 파라미터가 소 영역 효과를 줄이기 위해 조정되는가?

(e) 단채널 MOSFET에서 측정되는 BJT와 같은 두가지 현상은?

(f) 산화물 충전으로 알려지고 MOSFET 내부에서 고온 캐리어 현상의 영향을 받아 무엇이 일어나는가?

(g) 고온 캐리어 효과와 관련된 산화물 충전이 단 채널 디바이스에서 중요한 이유는?

(h) 포화 전류가 MOSFET의 ID-VD특성곡선에 어떻게 영향을 주는지를 설명하여라.

(j) 속도 초과는 무엇인가?

(k) 산화물 충전 문제를 최소화하는 방법은 ?

(l) 의사조성형태막이란?

(m) 디바이스 구조에서 의사조성형태막의 두가지 예를 들어라.

(n) SIMOX 처리 과정을 적어라.

(o) MODFET와 PHEMT의 차이는 무엇이가?

19.2 다음 약어는 무엇을 나타내는가?

LDD, DMOS, SOI, SOS, ELO, SIMOX, BESOI, BOX, MODFET, PHEMT

19.3

(a) 그림 19.3에서 그림에 나타난 파라미터를 사용하여 Lmin를 구하여라. VD = 0.125V이다. n+-p 드레인과 소스 계단 접합을 가정하고 소스와 백(back)은 접지되어있다.

(b) 식(19.13)을 사용하여 그림 19.3에서 ∆VT를 구하여라. L=1㎛, VD = 0.125V이다.

(c) 식(19.13)은 VD=4V data에 비교하여 ∆VT를 계산하는 데 사용될 수있는가?

19.4 다음 트랜지스터 구조의 물리적 특성을 적어라.

(a) LDD transistor

(b) DMOS

(c) 매립-채널 MOSFET

(d) 증식된 이동도(strained-Si) MOSFET

(e) SOI 구조

19.5 다음 저널을 읽고 각 논문의 요약문을 조사하여라.

(a) J.J Sanchez, K.K. Hsuh, and T.A. DeMassa, “Drain-Engineered Hot-Electron Resistant Device Structure: A Review” IEEE Trans. on Electron Devices,36, 1125 (June 1989)

(b) M.J.Van der Tol and S.G.Chamberlain, “Potential and Electron Distribution Model for the Buried-channel MOSFET , ” IEEE Trans. on Electron Devices, 39,670 (April 1989)

(c) B.S.Meyerson,“UHV/CVD Growth of Si and SiGe Alloys Chemistry,Physics,and Device Application., ” Proc.IEEE, 8,1592 (Oct.1992)

(d) B.S.Meyerson,“Ultrahigh-Vacuum CVD Process Makes SiGe Devices” Solid State Technology,37,53 (Feb.1994)

(e) L.Peters, “SOI Takes Over Whwe Silicon Leaves Off,” Semiconductor International, 16,48 (March 1993)

(f) L.D.Nguyen.LE.Larson, and U.K.Mishra,“Ultra-High-Speed Modulation-Doped Field-Effect Transistor : A Tutorial Review, ” Proc. IEEE , 80,494 (April 1992)

R3 Part Ⅲ. 보충과 재고

선택 및 보충 참고 목록

표

인용한 그림의 참고 문헌

용어 목록

(1) 전계 효과

(2) J-FET

(3) DRAM

(4) CCD

(5) MOSFET

(6) CMOS

(7) MODFET

(8) MESFET

(9) MOS-C

(10) 소스(source)

(11) 드레인(drain)

(12) 게이트(gate)

(13) 채널

(14) 핀치-오프

(15) ID-VD 포화

(16) 점진채널 근사

(17) 제곱법칙 관계식

(18) 드레인 컨덕턴스

(19) 전환 컨덕턴스

(20) MMIC

(21) D-MESFET

(22) E-MESFET

(23) 장채널(long-channel)

(24) 단채널(short-channel)

(25) MIS

(26) 벌크(bulk)

(27) 블록 전하 도표

(28) 축적

(29) 평탄 대역(MOS)

(30) 공핍 (MOS)

(31) 반전

(32) 약한 반전

(33) 강한 반전

(34) 표면 전위

(35) 델타 공핍 근사

(36) 산화물 캐패시턴스

(37) 반도체 캐패시턴스

(39) 깊은 공핍

(40) 전체적인 깊은 공핍

(41) n-채널, p-채널

(42) MOSFET ID-VD의 포화

(43) 선형 영역

(44) 문턱 전압

(45) 유효 이동도

(46) 내부 전하

(47) 문턱전압 아래의 전이 특성곡선

(48) 오버랩 정전용량

(49) 자기 정렬 게이트

(50) 평탄 대역 전압

(51) 이동 이온

(52) 고정 전하

(53) 계면 트랩

(54) 포획 전하

(55) 바이어스-온도(BT) 압력

(56) 인의 안정화

(57) 염소 중성화(neutralization)

(58) oxidation triangle

(59) 도너와 같은 트랩

(60) 억셉터와 같은 트랩

(61) dangling 결합

(62) 금속화 한후 어닐링

(63) hydrogen-ambient 어닐링

(64) 강화 산화물

(65) 부-바이어스 불안정

(66) 공핍형 MOSFET

(68) 게이트 - 산화물

(69) 필드 - 산화물

(70) 몸체 효과

(71) 산화물 충전(oxide charging)

(72) 탄도 수송(ballistic transport)

(73) 속도 초과

(74) LDD

(75) DMOS

(76) 의사조성형태(pseudomorphic)

(77) SOI

(78) SIMOXi

(79) modulation-doped

(80) PHEMT

PART Ⅲ - 문제의 재고와 풀이.

다음의 문제들은 16-18장 관한 문제들이다.

A부분은 교재를 참조하고 B부분은 교재를 보지말고 답하시오.

문제 A

문제 A1

평탄 대역 조건에서 p-Si/SiO2/n-Si(SOS) 캐패시터에 대한 에너지 대역도가 아래에 주어졌다.

그림의 상태에 도달하기위해 SOS-C 게이트에 영이 아닌 전압이 공급되어야 한다.

SOS-C는 영이아닌 일함수차를 제외하고 이상적이다.

T=300K , NA (p-side) = 1015/㎤, ni = 1010/㎤, xo = 5×10-6 ㎝, AG= 10-3㎠

그림

(a) 그림의 평탄 대역 조건을 이루기위해 p-Si/SiO2/n-Si SOS-C에 전압이 얼마나 공급되어야 하나?

(b) 큰 양(large positve)의 게이트 전압이 디바이스에 공급될때(가령 VG>5V) SOS-C에 대한 에너지 대역도를 그리고 연관된 블록 전하도표를 그려라.

(c) 큰 음(large negstive)의 게이트 전압이 디바이스에 공급될 때 SOS-C에 대한 에너지 대역도와 연관된 블록 도표를 그려라.

(d) 문제에서의 SOS-C에서 나타나지는 고주파수 C-VG 특성 곡선을 그리고 곡선에 대한 설명을 하여라.

(e) 델타 공핍 근사를 생각하고, 디바이스에서 보여지는 최소 캐패시턴스를 결정하여라.  수치와 기호로 답하여라.

문제 A2

17.2..4 부분에서 그림 17.10을 참조하고, 그림에서 표시된 특성곡선이 MOSFET 의 실험적인 특성곡선인 것을 고려하여라.

(a) 아래의 그림을 완성하고 VG=VD=5V의 바이어싱점에 따른 주어진 MOSFET안에서 반전층과 공핍영역을 그려라.

(b) 제곱법칙 관계식을 생각하고 표시된 특성곡선을 사용하여 MOSFET의 문턱전압(VT)을 결정하여라.(그림에서 표시된 값은 무시함)

(c) 그림에서 주어진 파라미터값으로 기대되어지는 MOSFET의 문턱전압은?(특성곡선자체는 무시함)

(d) 표시된 특성곡선만 사용하여 MOSFET의 정적 동작점이 VG=5V, VD=0V라면 , gd를 계산하여라.

(e) MOSFET의 정적 동작점이 VG=VD=5V이면 gm를 결정하여라.

문제 A3

한 쌍의 MOS-C가  물리적인 차이를 제외하고 동일하게 취해 진다. 물리적인 차이로 아래에 보여진 것처럼 두 디바이스에서 C-V 특성곡선의 전압 변위가 일어난다. δVG = VFB1-VFB2라 정의하고  여기서 VFB1와VFB2는 각각 디바이스 #1과 #2의 평탄대역 게이트 전압이다. 각 경우에서의 δVG 를 구하여라.

(a) 디바이스 #1은 알루미늄 게이트를 가지고 반면 디바이스 #2는 금으로 만든 게이트인것을 제외하고 모든 면에서 두 개의 MOS-C는 동일하다. δVG를 결정하여라.

(b) 디바이스 #1은 (100) 방위의 Si 표면에 제조되고 디바이스 #2는 (111) 방위의 Si표면에 제조된 것을 제외하고는 두 개의 MOS-C는 동일하다. 두 개의 디바이스에서 계면 트랩 전하는 무시된다. (QIT=0) 또한 두 개의 디바이스는 고정전하를 최소화하기위해 건식 O2 산화 후 N2로 어닐링된다.

CO=3×10-8 farad/㎠. 기대되는 δVG를 결정하여라.

(c) 디바이스 #1에서 Na+이온이 금속-산화물 계면에서 모두 쌍인다는 것을 제외하고 두 개의 MOS-C는 동일하다. 반면 디바이스 #2는 Na+이온이 산화물-반도체 계면에서 모두 쌓인다. CO=3×10-8 farad/㎠이고 QM/q=5×1011/㎠이다. 기대되는 δVG를 결정하여라. (함수형 이온분포를 추측해야한다.)

문제 B

Ⅰ. MOS 의 기초

최근에 제조된 M“O”S-C 에 대한 전체적인 영역의 에너지 대역도가 아래와 같다. (“O”는 실제로 ZnSe이고 반도체는 GaAs이다.) 디바이스는 T=300K, kT/q=0.0259V, ni=2.25×106/㎤, KS=12.85, KO=9.0, xO=0.1㎛ 로 유지된다.또한 QM=0, QF=0, QIT=0이다. 문제 1-10에서 주어진 에너지 대역도를 사용하여라.

(1) 위치함수로 반도체 내부의 정전 전위(Φ)를 그려라.(반도체 내부에서 Φ=0)

(2) 위치함수로 반도체 내부의 전계를 그려라

(3) 반도체 내부는 대부분 평형상태인가?

(a) 그렇다.

(b) 아니다.

(c) 알수 없다.

(4) ND=?

(a) 4.03×1020/㎤

(b) 8.13×1015/㎤

(c) 1.00×1015/㎤

(d) 5.01×108/㎤

(5) VG=?

(a) -0.57V

(b) -0.39V

(c) 0V

(d) 0.39V

(e) 0.57V

(6) 그림에 나타난 상태로 M“O”S-C는 ?

(a)축적되었다. (b)공핍되었다. (c)반전되었다. (d)공핍-반전 전이점에서 바이어싱 되었다.

(7) 금속-반도체일함수차(ΦMS)?

(a) -0.39V

(b) -0.25V

(c) 0V

(d) 0.25V

(e) 0.39V

(8) 평탄대역 상태에 도달하려면 게이트에 얼마의 전압이 공급되어야 하나?

(a) -0.39V

(b) -0.25V

(c) 0V

(d) 0.25V

(e) 0.39V

(9) 델타공핍 근사를 생각하고 그림의 바이어스 지점에서 정규화된(normalized) 저주파수 소신호 캐패시턴스(C/CO)를 결정하여라.

(a) 0.25

(b) 0.41

(c) 0.56

(d) 0.83

(10) 에너지 대역그림에서 나타낸 것처럼 a는 산화물-반도체 계면에서 준중성 반도체 내부(bulk)까지 거리이다. 그림에서 바이어스점에서 a의 거리를 결정하여라.

(a) 0.112㎛

(b) 0.205㎛

(c) 0.428㎛

(d) 0.813㎛

Ⅱ.MOSFET

표준형 MOSFET은 ΦMS = -0.89V, QM = 0, QIT = 0, QF/q = 5×1010/㎠, xO = 500Å, AG = 10-3㎠, NA = 1015/㎤, T = 300K이다.

(11) 평탄대역 게이트 전압 VFB를 결정하여라.

(a) -2.05V

(b) -1.01V

(c) -0.89V

(d) 0V

(12) 반전이 시작되는 게이트 전압(VT)을 결정하여라.

(a) -1.01V

(b) -0.21V

(c) 0.80V

(d) 1.81V

(13) 주어진 MOSFET은

(a) 증식형 MOSFET

(b) 공핍형 MOSFET

(c) 채널속에 만들어진 MOSFET

(14) MOSFET의 내부 상태가 아래 왼쪽 그림가 같다면, 오른쪽에 ID-VD특성곡선에 상응하는 동작점을 확인하여라.

그림

(15) VG-VT=3V, VD=1V에서 MOSFET는 ID=2.5×10-4 amp의 드레인 전류를 보인다. 제곱 법칙 공식을 이용하여 VG-VT=3V이고 VD=4V라면 드레인 전류를 결정하여라.

(a) 3.5×10-4 amp

(b) 4.0×10-4 amp

(c) 4.5×10-4 amp

(d) 1.0×10-3 amp

True or False

(16) 전계효과는 전자가 반도체의 표면에 평형한 전계에 의해 가속되는 전자가 있는 곳에서 생기는 현상이다.

(a) True

(b) False

(17) 반도체의 전자 친화도(χ)는진공상태 준위와 반도체의 표면에서 EC사이의 에너지 차이이다.

(a) True

(b) False

(18) 준정적 기술(quasistatic technique)은 저주파수 MOS-C의 C-V 특성곡선을 측정하는데 사용된다.

(a) True

(b) False

(19) 평형 값의 초과로 소수 캐리어와 공핍층의 결함(deficit)이 있는 불안정 상태는 깊은 반전(deep inversion)이라 한다.

(a) True

(b) False

(20) 산화물에서 이동 이온으로 인한 전압 변위는 이온이 게이트와 반도체사이에 중간에 위치할 때  최소이다.

(a) True

(b) False

(21) 계면 트랩 전하(QIT)은 공급된 게이트 전압에 대한 함수이다.

(a) True

(b) False

(22) MOSFET 디바이스의 d.c 특성에 대한 내부-전하(bulk-charge)이론은 MOSFET 채널아래의 공핍 영역이나 내부에서 전하를 설명하는데 적절하다는 사실로 부터 명명되었다.

(a) True

(b) False

(23) gd를 MOSFET의 드레인 혹은 채널 컨덕턴스라 하자. 정의에 의해 저주파수에서 gd =        ∂ID/∂VG∣VD=constant

(a) True

(b) False

(24) 표면 반전층이나 채널에서의 캐리어 이동도는 공핍영역 전하와 관련된 추가된 산란 때문에 같은 캐리어의 내부 이동도 보다 작다.

(a) True

(b) False

(25) 현재의 MOS구조에서 MOS에서의 “M”은 종종 대량으로 도핑된 다결정 조직 Si 이다.

(a) True

(b) False

풀이 - A

문제 A1

(a) 식

(b) 그림

(c) 그림

(d) VG>0 일 때 두 반도체 성분은 축적된다. 그래서  C가 큰 양의 게이트 바이어스에서 CO에 도달한다. VG<0일 때 두 반도체 성분은 먼저 공핍되고 반전된다. 반전은 NA(p-side)=ND(n-side)이기 때문에 SOS-C의 양쪽에 같은 바이어스 전압에서 일어난다. 고주파수 캐패시턴스는 그러므로 큰 음의 바이어스에서 Cmin로 감소된다. 아래의 그림과 같이 얻어진 특성곡선은 표준 n-bulk 고주파수 MOS-C C-V 곡선과 유사하다.

그림

(e) (c) 에서의 답을 참고 하고 SOS-C형을 캐패시터 직렬 연결로 볼수 있다. 등가 회로는 아래와 같다. CSp CSn 는 각각 p-, n-side 반도체 캐패시턴스 이다.

그림

NA(p-side)=ND(n-side), CSp=CSn=CS,

식

또

식

최소 캐패시턴스는 W=WT인 반전 바이어스 아래서 일어난다.

계산을 해보면

식

문제 A2

(a) VG=VD=5V에서 MOSFET는 핀치-오프위에 바이어스 된다.

(b) 제곱 법칙 이론에서 VDsat=VG-VT이거나 VT=VG-VDsat이다. 그림 17.10에서 VG=5V 특성을 살펴보면 VDsat≅4V임을 알수 있다. 그러므로 VT = 5-4 ≅ 1V

(c) 주어진 디바이스에서 VT=V'T이므로 (특성이 이상적인 디바이스로 가정한 것이다.)

식

(d)  gd =∂ID/∂VD∣VG이므로 gd는 VD 동작점에서 계산된 VG는 상수(constant)인 ID-VD특성곡선의 기울기로 부터 유도 될 수 있다. VD=0에서 계산된 그림 17.1에서 VG=5V 인 특성곡선의 기울기는 다음과 같다.

식

(e) 디바이스의 특성곡선을 살펴보면 VG=VD=5V 일 때 MOSFET이 포화 바이어스된다는 것을 알 수 있다. 핀치오프위에 바이어스 될 때 표 17.1에서 제곱 법칙이나 내부-전하를 사용하여 gm=(ZμnCO/L)VDsat이다. V=5V일 때 (b)의 답에서 언급된것처럼 VDsat ≅ 4V이다.

식

문제 A3

식(18.17)이나 (18.20)에서 유도되어 다음식이 성립된다.

식

이 기본식은 문제에 모두 사용된다.

(a) 게이트를 만드는데 사용되는 재료는 ΦMS만 영향을 준다. 결과적으로

식

혹은 (EC-EF)는 두 개의 디바이스에 대해 같다.

식

Al에 대한 Φ'M -χ'는 그림 18.3에 나타나 있다. Au에 대한  Φ'M -χ'는 표18.1에 나타나있다.

(b) 실리콘 표면 방위는 QF와 QIT에 영향을 준다. 그러나 문제에서 QIT=0이므로 여기서 식은 다음과 같다.

식

그림18.9(b)에서 Si 표면에서 (111)방위로 제조된 MOS-C에서 QF/q=2×1011/㎠ 이다. QF는 대략 (100)표면보다 3배 작다. (연습문제 18.5와 유사)

그러므로

식

(c) 나트륨 이온 분포를 제외하고 동일하므로, 두 개의 MOS-C의 평탄 대역 전압은 전압 변위를 보인다.

18.2.6에서 논의했듯이, 이온이 금속-산화물 계면부근에서 모두 쌓인다면γM = 0이다. 반면에 이온이 산화물-반도체 계면부근에서 쌓인다면 γM1=1이다. γM1 = 0 과γM2 = 1이고,

식

풀이 - B

(1) Φ는 다음과 같다.

그림

(2) 는 대역의 기울기에 비례한다.

그림

(3) a. 디바이스는 zero 바이어스 되었다. 그러므로 반도체는 평형상태이다. EF는 반도체 내부에서 독립된 에너지이다.

(4) b. 식

(5) c. 식(16.1)에서 ,

(6) b.

(7) d. 식

(8) d. QM=QF=QIT=0 ΔVG=(VG-V'G)∣same Φs = ΦMS 이므로

평탄대역 조건에서 V'G=0이고 VG=VFB=ΦMS=0.25V

(9) c. 델타-공핍 분석으로 (식16.37)을 얻는다.

식

이것은 V'G가 아닌 VG가 실제로 식(16.37)에 사용되었다는 것을 나타낸다. 그러나 이상적인 구조는 16장을 통해 알수 있다. (16장에서 모든 VG가 실제적인 V'G 였다.)

문제 8의 답에서와 같이 ΔVG=(VG-V'G)∣same Φs  =ΦMS 이다. 그려진 바이어스 지점에서 VG=0이므로 V'G=-ΦMS

식

(10)a. a 의 양은 공핍길이 W 이다. C/CO는 문제 9에서 결정되었다. W는 식(16.34b)에서 계산될수 있다.

식

(11) b.  식

(12) b.  식

(13) b. MOSFET은 VG>VT에서 작동하므로 디바이스는 VG=0에서 “on” 된다. 그리므로 공핍형 MOSFET이다.

(14) D. MOSFET 채널이 핀치오프 되는 것으로 보여진다. 이것은 D에서 포화가 시작되는 것이다.

(15) c. VG-VT=3V이고 VD=1V이면 MOSFET은 핀치 오프 아래에서 바이어스 된다. 그리고 제곱 법칙에서

식

이거나

식

VG-VT=3V 이고 VD=4V일 때 디바이스는 포화 바이어스 된다. 그리고

식

(16)b (17)a (18)a (19)b (20)b (21)a (22) a (23) b(24) b (25)a

부록 A. 양자역학의 요소들

결정체 내의 캐리어를 모델링하기 전에 먼저 고립된 반도체 원자내의 전기적 상태를 기술할 수 있어야 한다. 불행히도 고전역학(Newton역학)으로 알려져 있는 설명적 형식주의는, 반도체 원자의 전자들에 적용할 때 또는 일반적으로 원자 차원의 어떤 시스템에 적용할 때 부정확한 결과를 산출한다. 양자 역학으로 알려져 있는 수학적 형식주의는 원자 차원의 시스템을 다루는데 이용되어야 한다. 양자 역학은 보다 정확한 기술이기 때문에 입자의 양과 에너지가 매우 큰 극한에서는 고전 역학으로 요약된다.

이 부록의 첫 내용은 주요 관찰의 토의와 양자 역학의 전개와 함께 관련 분석을 포함하고 있다. 다음은 간단하게 기본적인 양자 역학 형식에 대해 설명한다.

마지막 내용은 원자에서의 전자상태에 대한 양자 역학 해의 요약(결정 내 캐리어의 궁극적 모델링을 위한 정보)을 포함한다.

A.1  양자화의 개념

A.1.1  흑체 복사

고체 물체가 충분히 높은 온도로 가열되면 빛을 낸다는 것은 잘 알려진 사실이다.

사실, 고체는 평행 상태에서 언제나 스펙트럼복사를 한다. 하지만 물체의 온도가 주위 온도와 같거나 낮으면 거의 적외선 영역만 복사가 일어나기 때문에 사람의 눈으로는 확인할 수 없다.

흑체라고 불리는 이상적인 복사체에서는 방출된 복사의 스펙트럼이나 파장 의존도는 그림 A.1에 보여져 있다.

관찰된 흑체 스펙트럼을 설명하기 위한 다양한 시도가 19세기 후반기에 이루어졌다. 고전 역학에 기초를 둔 논의의 성공적인 예가 Rayleigh와 jeans에 의해 제안되었다. 재료에 흡수된 열에너지는 고체 내의 원자에 진동을 발생시키는 것으로 알려졌다. 진동하는 원자는 정규 모드 주파수

([eqn: upsilon = omega /2 pi])의 스펙트럼과 통계적 관점에 의해 분산되는 에너지의 연속체로 이루어진 조화 진동자로써 모델링되었다. 방출되는 복사는 본질적으로 고체 내의 에너지 분산 샘플링과 같게 된다.

이 분석에 의한 Rayleigh-Jeans의 법칙은 그림 A.1의 점선으로 표시되어 있다.

그림 A.1 300K, 1000K, 2000K 온도의 흑체에서 방출되는 복사와 파장과의 관계.

스펙트럼의 가시영역은 0.4[eqn: mu]m[eqn: <= lambda <=]0.7[eqn: mu]m 임을 주시하라. 점선은 고전역학 관점에서의         T=2000K 일 때의 예상 관계이다.

그림 A.1 에서 보여지는 것과 같이, 고전이론은 긴 파장에서는 실험적인 결과와 충분히 일치한다. 반면, 스펙트럼의 단 파장 영역에서는 실험과 이론 사이에 차이가 나타난다. 이론적으로 모든 파장에 대한 적분은 복사에너지의 무한 량이 예상되므로 이 것은 자외선 대변동으로 알려져 있다.

1901년에 Max Planck는 관찰된 흑체 스펙트럼에 꼭 맞는 자세한 이론을 제공했다. 그 설명은 재료 내의 진동원자는 오로지 불연속적인 팩킷에 에너지를 복사 또는 흡수할 수 있다는 가정에 근본을 둔다. 특히, Planck는 주파수 [eqn: upsilon] 에서 진동하는 원자 진동자에 대해 진동자의 에너지는 양자화된 값에 제한된다고 가정했다.

(식 A.1 )

6.63 × 10-34 joule-sec 의 값을 갖는 h ( [eqn: HBAR =] h/2[eqn: pi])는 이론과 실험을 일치시켜 얻어진 것이고 그 후에 Planck상수로 알려지게 되었다.

흑체논의로부터 알 수 있는 중요점은 원자차원의 시스템에 대해 언제나 에너지의 연속체를 인정하는 고전적 관점이 명백히 틀렸다는 것이다. 에너지 또는 에너지 양자화에서의 극히 작은 불연속층이 발생할 수 있고 양자 역학의 가장 큰 특징이 된다.

A.1.2  보어 원자

19세기의 과학자들을 혼란시킨 또다른 실험적 관찰은 가열된 가스에서 방출되는 뚜렷한 불연속의 스펙트럼선이었다. 이 의문점을 풀기 위한 첫 번째 시도는 Rutherford에 의해서 제공되었다. 그는 1910년에 원자 핵 모델을 발전시켰다.

원자는 작은 질량 m0를 갖는 전자와 전하 +Zq를 갖는 핵 주위를 도는 전하 -q로 구성된 것으로 보인다. 여기서 Z는 회전하는 전자의 수와 같은 정수이다.

가열된 원자의 광 방사는 높은 에너지 궤도에서 낮은 에너지궤도로 떨어지는 전자의 에너지손실에 의한다. 그러나 고전역학에서는 에너지의 연속을 가정했고 그러므로 결과 스펙트럼도 뚜렷한 불연속선이 아닌 연속이 되어야 한다고 했다. 원자핵 모델은 자체적으로 어느 정도 딜레마에 빠지게 되었다.

고전 이론에 따르면 대전된 입자가 가속하게 되면, 그 입자는 에너지를 복사한다. 그래서 고전

적인 고찰로 보면 궤도를 돌며 가속된 전자는 연속적으로 에너지를 잃어가고 비교적 짧은 시간에 핵 쪽으로 나선형으로 이동하게 된다.

1913년, Niels bohr는 Rutherford의 딜레마와 가열된 가스에서 방출되는 불연속 스펙트럼을 다시 해석하는 새 모델을 제시했다. Planck의 가정을 기초로 하여, Bohr는 원자 내의 전자는 잘 정의된 궤도에 묶여 있고, 다시 말해서 각모멘텀 L의 양자화된 값을 가지고 있다고 가정했다.

Z=1이고 주회하는 원자 궤도를 가지고 있는 단순 수소 원자에 대해 보어가정은 수학적으로 다음과 같이 표현된다.

(식 A.2 )

여기서 m0는 전자의 정지질량, [eqn: upsilon]는 선형적인 전자 속도, 그리고 rn은 n의 주어진 값에 대한 궤도 반지름이다.

전자 궤도는 안정한 것으로 가정했으므로 전자의 구심력(m0ν2/rn)은 정확히 핵과 전자 사이의 쿨롱의 힘(q2/[eqn: 4 pi { epsilon }_{0} {r}_{n} ^{2}] MKS unit)과 정확히 균형이 맞아야 한다.

그러므로 다음과 같이 쓸 수 있다.

(식 A.3 )

여기서 [eqn: { epsilon }_{0 }]는 자유 공간 내의 유전율이다.

(식 A.2 )와 (식 A.3 )을 합치면 다음 식을 얻는다.

(식 A.4 )

다음엔 여러 궤도의 총 전자에너지(En)의 운동 에너지(K. E)와 전위 에너지(P. E)성분을 관찰하면,

(식 A.5a )

과

(식 A.5b )

이다.

그러므로,

(식 A.6 )

여기서 ( 식 A.4 )를 이용하면,

(식 A.7 )

식 A.7 에서 유도된 전자 볼트(eV)는 1.6 × 10-19joules에 해당되는 에너지의 단위이다.

식 A.7 에 의해 정해지는 수소원자의 전자 에너지에서 가열된 원자에 의해 방출되는 광에너지는 불연속이고 En'-En과 같다. (n'[eqn: SUCC]n)

그림 A.2에서 정리된 것과 같이 인정되는 에너지 변이는 관찰되는 포토에너지와 잘 일치한다.

비록, Bohr모델이 수소의 스펙트럼을 설명하는데 성공적이지만 준 고전적인 Bohr분석을 헬륨과 같이 복잡한 원자로 확장하려는 많은 시도는 허사로 돌아갔다.

이 분야에서의 성공은 양자역학적 형식주의의 더 많은 발전을 기다려야 할 것이다.

그럼에도 보어 분석은 에너지 양자화와 원자 스케일의 시스템에서의 존재하는 고전 역학의 실패의 개념을 강화하였다.

그림 A.2 보어 이론에 의해 예측되는 수소원자의 에너지 레벨과 실현에 의해 관찰된         현저한 스펙트럼 라인의 변이.

더 나아가서, 보어 모델의 각모멘텀의 양자화는 분명히 양자개념을 확장시켰고, 비슷하게 원자 스케일의 관찰 가능한 것들의 일반적인 양자화를 제기했다.

A.1.3 파동-입자 이중성

빛과 물질 사이의 상호 작용은 흑체와 보어 원자 논의로부터 명백해졌다.

그러나, 이 주제들은 전자기 복사(광, x-ray, 등)가 본질적으로 파동과 같고, 물질(원자, 전자)은 본질적으로 입자와 같다는 고전적인 관점을 방해하지 않고 다루어질 수 있다.

광전 효과(재료의 빛이 쪼여진 표면에서의 전자의 방출)를 다루는데에 서로 다른 상황이 발생한다. 광전 효과를 설명하기 위해서는, 1905년에 아인슈타인이 논했듯이, 에너지(E=h[eqn: nu])를 가지고 있는 양자 입자(광자 입자)들로 이루어진 충돌하는 빛을 관찰해야 한다. 전자기 복사의 입자같은 성질은 다음에 콤프톤 효과의 설명에서 확실하게 될 것이다. 고체 내로 입사된 x-ray선의 편향은 주파수의 변화를 일으키는 것으로 밝혀졌다. 관찰된 주파수의 변화는 x-ray 양자들과 고체의 전자 사이의 당구공과 같은 충돌로 예상할 수 있다. 이와 같은 충돌에서 에너지와 모멘텀은 보존되어야 한다. E=h[eqn: nu]=mc2임을 유념하자. 여기서 m은 광자의 질량이고 c는 빛의 속도이다. 광자의 모멘텀은 p=mc=h[eqn: nu]/c=h/[eqn: lambda] 로 표시하고 [eqn: lambda]는 전자기 복사의 파장이다.

1920년대 중반에 이르러 전자기 복사의 파동-입자 이중성은 확정된 사실이었다.

이 사실과 물리적 법칙의 일반적인 상호 관계에서 Louis de Broglie는 1925년에 흥미로운 추측을 세웠다. 그는 전자기 복사가 입자성을 나타내므로 입자들도 파동성을 나타낼 것이라고 추측하였다.

De Broglie는 더 나아가서 광 모멘텀 계산을 같게 하면 모멘텀 p를 갖는 주어진 입자의 파장의 특징은 다음과 같이 주어진다고 가정했다.

(식 A.8 ) . . .de Broglie 가정

비록 그 때는 단순한 추측이었지만 de Broglie 가정은 곧 실증되었다. 물질의 파동성에 대한 증거는 Davisson 와 Germer 의 1927년에 수행된 실험에 의해 처음으로 얻어졌다.

그들의 실험에서 전자들의 낮은 에너지빔은 니켈결정의 표면에 수직으로 향해진다. 전자들의 에너지는 de Broglie 관계로 계산될 때의 전자 파장이 니켈 원자들 사이의 가장 가까운 거리와 필적하도록 정해진다. 만약 전자가 단순한 입자로 활동한다면 전자들은 니켈 결정(원자 스케일에서 거칠다고 가정)의 표면으로부터 모든 방향으로 임의적으로 흩어진다고 예측될 것이다.

실제적으로 관찰되는 각의 분배는 격자로부터 반사되는 광에 의한 간섭패턴과 대단히 유사하다. 사실 전자강도의 최대 최소의 각 위치는 de Broglie 파장과 니켈 결정의 원자 평면에서의 파동과 같은 반사를 가정하면 정확하게 예상되어진다. 비슷하게 다른 실험자에 의해 수행된 실험에서 광자나 중성자와 같은 무거운 입자의 고유의 파동성도 입증되었다.

요약하면, 실험적 증거를 기초로 하여(실험 중 일부는 흑체 복사, 보어 원자, 파동-입자 이중성의 내용에서 논의하였다), 고전 역학은 원자 스케일에서 입자들의 움직임을 정확하게 설명하지 못한다는 결론에 이른다. 실험은 관측 가능한 것들(에너지, 각모멘텀 등)의 양자화와 모든 물질의 고유의 파동성에 중점을 두었다.

A.2 기본적인 형식

실험적 데이터의 축적과 물리학의 고전적 법칙과는 다른 20세기 초의 물리적 설명은 역학 공식의 개정의 필요성을 강조했다. 1926년에 슈레딩거는 요구되는 개선을 제공했을 뿐 아니라, 현미경적, 거시적인 분야 모두를 설명하는데 유효한 통일된 계획을 확립했다.

파동역학이라고 불리는 이 형식은 플랭크에 의해 처음으로 발전된 양자화의 물리적 개념과 de Broglie 에 의해 가정된 물질의 파동성을 통합시켰다. 거의 같은 시기에 또 다른 형식, 즉 행렬 역학이 하이젠베르그에 의해 발전되었다.

비록, 이들의 수학적인 유도는 매우 다르지만, 두 가지 형식은 나중에 매우 비슷하고 양자 역학의 일반으로 합병되게 되었다. 여기서 우리는 슈레딩거 파동 역학으로 제한하여 살필 것이다. 이 파동 역학은 다소 수학적으로 간단하고 특정한 문제의 물리적 개념과 더 관계된다.

우리의 일반적 접근은 파동 역학에서 5개의 기본적인 추론을 제공할 것이고 이어서 그 형식의 조금 내적인 것도 살필 수 있는 추론들을 논의한다.

하나의 입자로 된 시스템에 대해서 파동 역학의 5가지의 기본적 추론은 다음과 같다:

(1) 파동 함수 [eqn: PSI = PSI](x,y,z,t)가 존재하고 이 것으로부터 시스템의 역학적 동작과 모든 시스템 변수를 확실히 알 수 있다. [eqn: PSI] 은 시스템에 대해 “describing function"이라고 불린다. 수학적으로 [eqn: PSI] 은 복소량이고 일반적으로 공간과 시간의 함수이다.

(2) 주어진 특정화된 시스템에 대한 [eqn: PSI]은 다음 방정식에 의해 결정되어 진다.

(식 A.9)

여기서 m은 입자의 질량이고, U는 시스템의 전위 에너지이고, i=[eqn: SQRT { -1}]이다. (식 A.9)는 시간에 의존하는 슈레딩거 방정식 또는 간단히 파동방정식이라고 한다.

(3) [eqn: PSI] 와 [eqn: TRIANGLED PSI] 는 x,y,z,t의 모든 변수에 대해 유한하고 연속적이며 하나의 값을 갖는다.

(4) 만약 [eqn: { PSI }^{* }]이 [eqn: PSI]의 켤레 복소수이면 [eqn: { PSI }^{* } PSI dV]=[eqn: LEFT | PSI RIGHT |]2dV 는 공간 성분 dV 에서 입자가 발견될 확률이 된다. 이 것을 식으로 나타내면,

(식 A.10)

여기서 [eqn: INT _{ v}]는 모든 공간에서의 적분을 뜻한다.

(5) 전위나 모멘텀과 같은 역학 시스템 변수에서 특별한 수학적 연산기가 있다. 주어진 시스템 변수의 값(자세히 말하면 예상값)은 파동 함수의 연산에 의해 얻어진다. 특히, [eqn: alpha]를 시스템 변수로 놓고 [eqn: { alpha }_{ op}] 를 관련된 수학적 연산기라고 보면 요구되는 예상값 <[eqn: alpha] >는 다음과 같이 구해진다.

( 식 A.11 )

주어진 시스템의 유일한 수학적 연산기는 큰 질량과 높은 에너지 제한에서의 고전 역학으로부터 유도된 값에 접근하는 파동 역학적인 예상값의 요구에 확정되었다. 역학적 변수의 요약된 나열과 관련된 연산기가 표 A.1에 나타나 있다.

표 A.1

가정 3, 4에서 설명된 문제에서의 경계조건과 관련된 것과 추가적인 제한에 관해서는 시스템 파동함수 [eqn: PSI]에 대한 슈레딩거 방정식을 풀어야 한다. 일단 [eqn: PSI]를 알게 되면 가정 5의 (식 A.11)에 의해서 추론될 수 있다. 그러나 간단한 접근은 가끔 어려움이 있다. 이상적인 간단한 문제나 잘 선택된 수의 입자 문제를 제외하고는 슈레딩거 방정식의 정해진 형식의 풀이는 불가능하다. 그럼에도 불구하고 많은 문제에서 풀이에 대한 조건은 실제로 파동함수를 구하지 않고 시스템 변수에 대한 정보를 유도하는데 사용될 수 있다.

또다른 일반적 접근은 확장, 근사 파동함수, 또는 정보를 얻기 위한 제한된 풀이를 이용하는 것이다.

마지막으로 슈레딩거 방정식의 유도와 다른 기본적인 가정의 유례에 대해 정리한다. 비록 좋은 이론적인 논의가 방정식 형식을 정당화하기 위해 제공되었지만, 슈레딩거 방정식은 필요한 경험적인 형식이다. 뉴턴의 법칙과 같이 슈레딩거 방정식과 다른 기본적인 양자 역학의 가정들은 특정한 경험적 관찰로부터 추정되는 물리적 세계의 일반화된 수학적 설명을 구성한다.

A.3 원자에서의 전자 상태

여기서 우리는 수소원자의 양자 역학적 형식의 응용과 일반적인 원자에 대한 풀이 결과를 살펴본다. 부록의 모든 목적은 반도체 결정에서 캐리어의 궁극적인 모델링에 대한 서론으로 고립된 반도체 원자의 전자 상태에 대한 정보를 제공하는 것이다. 수소원자는 가장 간단한 원자이고 결과들이 준 고전적인 보어의 풀이와 비교되기 때문에 양자 역학 분석을 하기 위한 논리적 장소가 된다. 비록 수소원자의 분석은 제한된 형식의 풀이를 제공하지만 그 처리와 형식은 중요한 결과이다. 우리는 풀이 과정과 중요 결과만 보일 것이다. 다중 전자를 가진 원자의 전자 상태는 수소원자의 결과로부터 추정된다.

A.3.1 수소 원자

수소 원자는 전하 +q를 가진 비교적 무거운 핵과 그 주위의 전하 -q를 가진 전자로 이루어져 있다. 착오를 줄이기 위해 핵은 공간 내에 고정된 것으로 생각하면 문제는 고정된 총 에너지 E를 가진 것으로 가정되는 하나의 입자 시스템으로 줄여 진다. 다시 말하면, 수소원자는 공간에 고립되어 놓여지고 총에너지에서 변화가 될 혼란과는 무관하게 된다.

고정된 총 에너지 E를 가진 어떤 하나의 입자로 된 시스템에서 위치와 시간 좌표계는 다음 형식과 같이 분리되는 풀이를 만든다.

(식 A.12)

(식 A.12)를 (식 A.9) 에 대입하고 간단히 하여 결과를 재배열하면 다음 식을 얻는다.

(식 A.13)

[eqn: PSI](x,y,z)를 풀기 위한 (식 A.13)은 시간과 무관한 슈레딩거 방정식이다. 수소원자에서 m=m0이고 -q전자는 좌표계의 중심에 위치한 +q핵으로 정상적으로 끌린다. 보어 분석에서 보았듯이 정전기 인력에 관계된 전위 에너지는

(식 A. 14)

여기서 r=[eqn: SQRT { { x}^{2 } + { y}^{ 2}+ { z}^{2 } }]은 핵으로부터의 거리이다.

그래서 풀어야 할 방정식은 다음의 특수한 식이 된다.

(식 A.15)

원칙적으로 직각좌표계를 이용하여 (식 A.15)의 풀이를 구할 수 있다. 그러나 전위 에너지의 구대칭 성질에 의해 구좌표계를 사용하는 것이 편리하다. 구좌표계에서는 요구되는 파동함수 풀이는 [eqn: PSI](r,[eqn: theta],[eqn: phi])가 되고 다음 식과 같다.

(식 A.16)

(식 A.15)는 변수 분리법에 의해 풀 수 있다. 여기서 파동함수는 분리적으로 r, [eqn: theta], [eqn: phi]에 의존하는 세 가지 함수의 합으로 쓰일 수 있다. 분리 변수로 시작하여 각 풀이에 관계된 세 가지 양자수의 유일한 그룹이 존재한다.

값이 허용되는 표준 기호와 세 가지 파라미터의 이름들은 다음과 같다:

n = 1, 2, 3․․․              주양자수

l = 0, 1, 2 ․․․n-1          방위양자수

m = -l, +l                    자기양자수

n = 1, 2 일 때의 [eqn: PSI]n,l,m (r, [eqn: theta], [eqn: phi])의 풀이는 예와 참고로써 표 A.2에 나타나 있다.

풀이에 나오는 a0 는 보어 반지름이고 바닥 상태의 보어 궤도와 수적으로 같다. 즉, (식 A.4)로부터 a0 는 4[eqn: pi { epsilon }_{0 } { HBAR }^{2 }]/[eqn: { m}_{0 } { q}^{2 }]이다.

이제 결과에 대해 살펴 보자. 먼저 [eqn: PSI]1,0,0 풀이를 (식 A.15)에 대입하고 E에 대해 풀면

(식 A.17)

E1,0,0은 보어 분석의 E1과 같다. 똑같이 n=2일 때 표 A.2의 파동함수를 (식 A.15)에 대입하면 E에 대한 풀이는

(식 A.18)

표 A.2  n=1,2일 때의 수소원자 [eqn: PSI]n,l,m의 풀이  a0 =  4[eqn: pi { epsilon }_{0 } { HBAR }^{2 }]/[eqn: { m}_{0 } { q}^{2 }]=보어 반지름

n=2인 상태는 모두 같은 총 에너지를 갖고 보어 분석에서의 E2와 일치한다. 일반적인 중요점은 양자 분석은 보어 분석에서의 예상된 에너지 준위와 같은 결과를 낸다는 것이다. 더 나아가서 주양자수 n을 아는 것은 특정 상태의 전자의 총 에너지를 완전히 알 수 있음을 뜻한다. 명백히 더 큰 n값에 대한 파동함수는 들뜬 상태에 해당되고 [eqn: PSI]1,0,0은 바닥 상태에 해당된다. 주어진 에너지에 하나 이상의 상태가 존재한다면 그 상태는 축퇴되었다고 한다. 만약 예를 들어 수소원자가 자기장에 의해 혼란을 받게 되면 축퇴상태의 l,m이 생기게 된다. 파동함수의 서로 다른 공간적 분포 때문에 자기장의 상호 작용은 에너지 준위의 분열을 일으키고 그럼으로써 축퇴를 제거한다.

축퇴 상태를 논할 때 네 번째 주양자수가 양자 상태를 완벽히 나타내 주기에 필요하다는 것을 지적하는 것이 편리하다.

더 정확한 분석은 전자나 원자보다 작은 입자가 스핀이라는 성질을 가짐을 가리킨다. 이 스핀은 입자와 입자 사이의 작용에서 중요하다. 전자는 축을 중심으로 시계방향과 반시계방향으로 회전하는 것으로 보인다. 이것은 스핀업, 스핀다운으로 불리는 두 가지의 스핀 상태를 일으킨다. 관련된 스핀 양자수 s는 +1/2 와 -1/2 의 값을 가진다. 스핀은 Table A.2의 각각의 상태와 관련된 이중 축퇴를 일으킨다.

기본적인 형식을 논할 때, [eqn: { PSI }^{* } PSI]dV는 공간 성분 dV 에서 입자가 발견될 확률이라고 했다. 이러한 예제를 제공하기 위해 바닥상태에서 핵으로부터 거리가 r 과 r+dr 사이에서의 전자가 발견될 확률은  4[eqn: pi]r2[eqn: LEFT | { PSI }_{1,0,0 } RIGHT |]2dr 이다.  r/a0 에 대한  4[eqn: pi]r2[eqn: LEFT | { PSI }_{1,0,0 } RIGHT |]2 의 그림은 그림 A.3(a) 에 나타내었다. 바닥 상태에서 전자를 발견할 확률은 보어 반지름일 때 최대로 증가하고 최대 확률치는 n이 클수록 더 큰 r의 위치로 이동하기 때문에 핵으로부터의 거리의 범위에서 전자를 찾을 확률은 중요하다. 이 것은 핵으로부터 일정한 거리 r의 궤도 안에 전자가 있다고 가정한 보어 모델과 가장 큰 대조를 이룬다. 사실 전자는 종종 그림 A.3(b)에 보인 것과 같이 [eqn: LEFT | PSI RIGHT |]2dV확률에 비례하여 분산되어 있는 전하 구름으로 생각되어 진다.  그림 A.3(b)에서 사용된 것과 같이 [eqn: { PSI }_{1,0,0 }]파동 함수는 물론 구대칭이다. l≠0인 파동함수는 각 의존도에 따른 전하 구름을 나타낸다.

그림 A.3[eqn: { PSI }_{1,0,0 }] 바닥상태에서의 수소 원자에 대해

(a) 핵으로부터 거리 r에서의 전자가 있을 확률

(b) 전기적 전하의 구름 같은 표현

A.3.2 다중 전자의 원자

수소 원자에 대한 파동 함수, 에너지 준위, 확률 분포는 수소 원자에만 국한되고 더 복잡한 원자에는 수정 없이 적용될 수는 없다.  그러나 다중 전자의 원자에서의 전자 상태는 수소 원자 분석에서와 같이 4개의 양자수에 의해 유일하게 결정된다.  똑같은 일반적 에너지 순서가 적용된다. : n=1일 때 가장 낮은 에너지 상태이고 n=2일 때는 그 다음 낮은 에너지 상태 등등.  다중 전자 시스템의 제한에 대해서, 앞에 서술한 것은 전자 파동 함수를 실제로 풀지 않고 복잡한 원자의 전자 구성에 대한 정보를 알 수 있게 한다.

위에서 말한 제한 중의 하나는 파울리의 배타 원리이다. 파울리의 배타원리는 어떤 두 개의 전자는 같은 양자수들로 특징지워질 수 없다는 것이다. 두 번째 제한은 다중 전자가 바닥 상태에 있을 때 전자 상태는 시스템 에너지를 최소화하는 방향으로 존재한다는 것이다. 일반적으로 이 법칙은 전자들이 가능한 가장 낮은 n값에 의해 존재한다는 것을 뜻한다.

주기율표에서 14번 원자에 속하는 Si의 전자정보가 표 A.3에 나타나 있다. 표 A.3의 윗 부분은 낮은 에너지 상태에 해당하는 4가지 양자수를 표시한다. 아랫줄 처음은 양자수에 따른 상태에 대한 검전기적 지정이다. 아랫줄 처음 숫자는 l값이 다음과 같이 나타날 때의 n값을 나타낸다.

l  =   0 , 1 , 2 , 3 , ( 4 , 5 ․․․)

↑  ↑ ↑  ↑

s   p  d   f  ( g , h ․․․)

일반적으로 다중 전자 원자에서 s상태는 p상태보다 에너지가 낮다. 그래서 상태 표시에서 처음에 나타난다. 주어진 n 값에 대한 p준위들은 같은 에너지를 갖는다. 표 A.3의 아래 부분은 Si의 바닥 상태 전자 환경을 나타낸다. 전자 환경에 대한 분광기적 설명은 오른쪽 열에 표시한다. 문자 위의 윗첨자는 같은 nl 배열에서 전자의 개수를 표시한다.

표 A.3 원자 1-14 까지 에너지 상태와 전자 환경.

원자는 바닥 상태로 가정했다.

표 A.3은 고립된 Si원자의 전자 상태를 나타내기에 유용하다. Si는 좋은 반도체 재료이기 때문에 특히 관심의 대상이다. 표에 의하면 n값에 대해 준위를 완전히 채우는 것은 극히 안정하고 고정된 전자 상태임을 알 수 있다. 그림 A.4에서 계획된 것과 같이 Si에서 2개의 n=1, 8개의 n=2 전자는 원자의 핵에 갇혀 있다. 사실 결합이 꽤 강하여 10개의 전자는 화학 반응이나 원자간의 작용에도 동요되지 않고 남아있다. 그래서 10개의 전자와 핵은 원자의 중심으로도 알려진다. 나머지 4개의 전자는 안정한 네온의 원자 구조에 4개의 전자가 더해진 것이고 그러므로 약한 결합을 갖는다. 이 4개의 전자는 화학 반응이나 원자간의 작용에 참여하기 때문에 가전자라고 한다.

그림 A.4 고립되고 동요되지 않는 Si원자의 전자 구조의 도식

표 A.3의 정보와 그림 A.4를 생각하면 가전자는 2개의 3s상태와 6개의 3p상태 중 2개의 상태를 차지한다. 마지막으로 32개의 전자를 가진 Ge원자의 전자 구조는 Ge중심이 28개의 전자를 가진 것을 제외하면 Si의 구조와 같다. (Ge는 또다른 반도체 재료이다.)

부록 B. MOS 반도체

ELECTROSTATICS - 정확한 해

파라미터 정의

수학적인 표현을 간단히 하기 위해서 정확한 공식화에 있어서 정규전위를 소개하는 것이 통상적이다.

(B.1)

(B.2)

(B.3)

Φ(χ), ΦS, ΦF는 16장에 공식적으로 정의되어 있다.(그림 6.7 참고)  U(χ)는 명백히 kT/Q로 정규화된 정전위이고, 만일 애매하지 않다면 보통 “전위”라고 불린다.  비슷하게 US=U(χ=0)은 “표면 전위”로 알려져 있다.  UF는 간단히 도핑 파라미터라고 불린다.  χ는 물론 산화반도체 표면으로부터 잰 반도체의 깊이이다.  전계는 반도체 내부에서 소멸하는 것으로 가정하기 때문에(idealization 5, Section 16.1) 마치 반도체가 χ=0에서 χ=∞까지 확장된 것처럼 다루는 것이 허용된다.  반도체 내부에서 Φ=0으로 선택함에 따라서 U(χ→∞)=0 임에 주목하라.  정규전위에 덧붙여서 반도체 내부에서의 대역정렬에 대한 양적인 표현은 보통 진성 디바이 거리로 알려진 특별한 길이 파라미터에 의해 공식화된다.  디바이 거리는 원래 플라즈마에 대한 분야에서 소개된 특성 길이다.(플라즈마는 같은 수의 기체 양이온과 음전자를 갖고 있는 높게 이온화된 기체이다.)  플라즈마가 전하속이나 또는 전하 주변에 놓아짐으로 교란되어질 때마다 유동성 species는 교란전하로부터 항상 플라즈마를 완전히 보호하기 위해 항상 재배열한다.  디바이 거리는 보호거리 또는 교란전하로부터 방사된 전계가 1/e로 떨어지는 거리다.  벌크내에서 또는 평탄대역 조건하의 모든 곳에서 반도체는 같은 수의 이온화된 불순물지역과 유동전하와 정공을 가진 일종의 플라즈마로 간주될 수 있다.  일례로, MOS-C 게이트에서 반도체 주변의 전하 배치가 교란전자로부터 반도체 proper를 보호하기 위해 반도체 내부의 유동성 species의 재배치를 유발한다.  보호거리 또는 대역정렬지역은 다시 디바이 거리, 벌크 또는 외인성 디바이 거리 LB

(B.4)

와 거의 비슷하다.

벌크 디바이 거리 특성식이 단지 평탄대역에서 조금 벗어날 때만 적용됨에도 불구하고 이론적인 표현에서 디바이 거리를 근사적으로 사용하는 것이 편리하다.  진성 디바이 거리 LD는 nbulk=pbulk=ni로 놓은 더 일반적인  LB로부터 얻을 수 있다.

(B.5)

정확한 해

전하밀도, 전계, 전위에 대한 반도체 내에서의 위치의 함수로 나타낸 표현식은 Poisson 방정식을 풀어서 얻을 수 있다.  MOS-C는 1차원 구조로 가정되기 때문에 Poisson 방정식은 다음과 같이 간단해진다.

(B.6)

방정식의 형태를 바꿔주면,

(B.7)

식(B.7)에서 첫 번째 등식은 Part I의 식(3.15)를 다시 쓴 것이다.  두 번째 등식은 U의 정의인 식(B.1)과 dEi(bulk)/dx=0 이라는 사실에서 나온다.  같은 맥락에서 다음과 같이 쓸 수 있다.

(B.8a)

(B.8b)

더욱이, 반도체 벌크에서 ρ=0이고 U=0 이므로

(B.9)

(B.10)

이다.

앞에서 말한 E, ρ , n, ND-NA의 표현식을 식(B.6)에 대입하면

(B.11)

(B.12)

이고 진성 디바이 거리로 나타내면

(B.13)

이다.

다음 주된 과정으로 넘어가 보자.  Poisson 방정식 식(B.13)은 경계 조건으로부터 풀린다.

(B.14a)

(B.14b)

식(B.13)의 양변에 dU/dx를 곱해주고 χ = ∞부터 임의의 χ까지 적분한 후 식(B.14a)의 경계 조건을 사용하면 즉시 다음과 같은 결과를 얻는다.

(B.15)

식(B.15)는 y2 = a2의 형태이고 두 근 y = a와 y = -a를 얻는다.  에너지 대역도를 사용하는 검사에 의해 추론될 수 있기 때문에 U > 0일 때는 ε > 0을, U < 0일 때는 ε < 0을 취한다.  식(B.15)의 오른쪽 항은 항상 양이므로(a ≥ 0) 전계의 알맞은 극성은 U > 0일 때는 양의 근을, U < 0일 때는 음의 근을 선택함으로 얻어질 수 있다.  그러므로 다음과 같이 쓸 수 있다.

(B.16)

(B.17)

(B.18)

해를 완성하기 위해 식(B.16)에서 변수 U와χ를 분리한 후 식(B.14b)의 경계 조건을 사용하고

χ=0에서 임의점까지 적분한다.  최종 결과는 식(B.19)와 같다.

(B.19)

비록 최종적인 형식은 아니지만 식(B.11), (B.16), (B.19)를 합하면 정상 변수의 정확한 해가 된다.  주어진 US에서 수적인 기술은 식(B.19)를 이용하여 U를 χ의 함수로 표시할 수 있다.  일단 χχ의 함수인 U를 구하면, 식(B.11)과 식(B.16)에 대입하여 ρ와 ε를 χ의 함수로 표시할 수 있다.  χ에 대한 U = Φ/(kT/q)와, χ에 대한 ρ를 그린 그림 16.8은 다음의 열거하는 과정에 의해 이루어진다.

부록 C. MOS C-V 보충

이상적인 MOS-C 내부에서 이상적인 전하 분포에 기초한 분석은 다음의 정전용량-전압 관계와 같다.

. 식 (C.2c)와 (C.3b)를 제외하고는 관계식은 n- 또는 p-type에서 모두 유효하다.  n-type 디바이스에 대해 요구되는 식 (C.2c)와 식 (C.3b)의 변화는 본문에 쓰여있다.  저주파 관계에 대한 유도는 A. S. Grove, B. E. Deal, E. H. Snow, C. T. Sah의 "Investigatiion of thermally Oxidised Silicon Surfaces Using Metal-Oxide-Semiconductor Structures", Solid-State Electronics, 8, 145 (1965)를 보아라.  소위 재정렬 정전용량 또는 정전용량 기여를 포함하는 inversion-layer carrier로 인한 고주파 결과는 J. R. Brews, "An Improved High-Frequency MOS Capacitance Formula", J. Appl. Phys., 45, 1276 (1974)에서 인용했다.

(C.1)

(C.2a)

(C.2b)

(C.2c)

(C.3a)

(C.3b)

(C.4)

(C.5)

(C.6)

(C.7)

(C.8)

(C.9)

(C.10)

F(U. UF), LD, UF, US는 반도체 정전기학의 정확한 해에서 나왔음을 주목해야 한다.  열거한 양들에 대한 보충 정보는 부록 B를 보아라.

delta-depletion의 결과와는 달리, C는 정확한 전하 공식에서 명백하게 VG의 함수로 표현될 수 없다.  저주파 계산은 일반 계산기로 수행될 수 있을만큼 간단하다.  보편적이고 가장 효율적인 계산 과정은 C와 가정된 US값의 집합에 대응하는 VG를 계산하는 것이다.  만일 US값을 보통의 동작 범위(실온에서 UF-21[eqn: <=] US[eqn: <=] UF+21)에서 whole-number unit(-5, -4,…)로 밟아 나가게 되면, 전형적으로 C-VG 특성식을 만들기에 충분한 (C,VG) 점의 집합이 만들어질 것이다.

만일 US=0 값이 계산될 점 중의 하나에 포함된다면 주의하여야 함을 주목해야 한다.  US=0에서는 Weff에 대한 식(C.2b)의 표현이 사용되어야 한다.  만일 US 값이 0이 되면 (축적과 방출)/(역)의 관계가 부정이 된다. (0/0)  마찬가지로 식(C.2c)와 식(C.3b)도 단지 p-type 디바이스에서만 유효하다.  n-type 디바이스에 있어서 식(C.2c)는 exp(UF)[1-exp(-US)] → exp(-UF)[1-exp(US), exp(UF)[exp(US)-1] → exp(UF)[exp(-US)-1]로, 식(C.3b)에서는 [exp(US)-US-1] → [exp(-US)+US-1], exp(UF){[1-exp(-U)]․[exp(U)-U-1]} → exp(-UF){[exp(U)-1][exp(-U)+U-1]}로 바뀌어야 한다.  동등하게 불순물 처리된 p-type 디바이스에 대한 간단한 계산과 계산된 모든 VG의 부호를 바꿔줌으로써 n-type의 특성식을 얻을 수 있다.  나중 과정은 n-type 과 p-type의 전압 대칭 때문에 유효하다.

부록 D. MOS I-V 보충

이상적인 n-channel(p-bulk) MOSFET 내부에서 정확한 전하 분포에 근거한 분석은 다음의 전류-전압 관계와 같다.

(D.1)

(D.2)

대응하는 전하판 관계식은

(D.3)

(D.4)

두 식으로부터

(D.5)

(D.6)

(D.7)

(D.8)

마지막으로, source(US0)과 drain(USL)에서의 정규표면전위는 각각 다음에서 계산된다.

(D.9a)

(D.9b)

ID-VD 특성식을 얻기 위해, VG와 VD는 체계적으로 요구되는 동작 범위를 밟아 나가야 한다.  각각의 VG와 VD의 조합에 대해, 특정 동작점에서 US0와 USL를 결정하기 위해 식(D.9a)와(D.9b)를 반복한다.  한 번 US0와 USL을 알게되면 ID는 식(D.1)이나 (D.3)를 사용하여 계산될 수 있다.  이 과정을 각각의 VG-VD 조합에 대해 반복한다.  p-channel 디바이스에 대한 특성식은 동등하게 불순물 처리되고 바이어스 된 n-channel 디바이스에대한 계산에 의해 세워질 수 있다.  p-channel 특성 곡선을 그릴 때는 당연히 바이어싱 극성이 바뀌어야 한다.  정확한 전하 공식에 대한 추가 정보를 얻으려면 부록 B 와 C를 참고하기 바란다.

부록 E. 기호 목록

A                 양극

Α                     면적 ; 임의의 상수

a              격자 상수 ; 경사 상수 ; J-FET의 채널영역에서의 반폭 ; MOSFET의 채널                        영역에서의 폭

a0                 보어 반지름

A            Richardson 상수(120amp/cm2-K2)

A*           수정된 Richardson 상수(Eq.14.19참조)

ΑG                게이트 영역

0B                 베이스

C                    정전용량

C                 컬렉터

c                     광속도

Ccb                고주파수 Hybrid-Pi모델에서의 컬렉터와 베이스 사이의 정전용량

CD                확산 정전용량

Ceb                고주파수 Hybrid-Pi모델에서의 이미터와 베이스 사이의 정전용량

CG                 MOSFET게이트 정전용량

Cgd                J-FET과 MOSFET에 대한 고주파수, 소신호 등가회로에서의 게이트와

드레인 사이의 정전용량

Cgs                J-FET과 MOSFET에 대한 고주파수, 소신호 등가회로에서의 게이트와

소오스 사이의 정전용량

CJ                 접합 또는 공핍영역 정전용량

cn                 전자 포획계수

CO                옥사이드 정전용량(pF)

Co                 단위 면적당 정전용량(pF/cm2)

cp                 정공 포획계수

CS                 반도체 정전용량

D                  드레인

DB                 BJT 베이스에서의 소수 캐리어 확산 계수

DC                 BJT 컬렉터에서의 소수 캐리어 확산 계수

DE                 BJT 이미터에서의 소수 캐리어 확산 계수

DIT                계면트랩의 밀도(states/cm2-eV)

DN                전자 확산 계수(cm2/sec)

Dox                옥사이드의 유전상수

DP                정공 확산 계수(cm2/sec)

Dsemi               반도체의 유전상수

E                  이미터

E                      에너지

E,E                전계

Eox                 옥사이드내의 전계

ES                 표면 전계, 옥사이드 반도체 계면의 반도체내의 전계

Ey                 전계의 y방향 성분

E0                 진공 준위, 전자가 물질로부터 완전히 자유로워지기 위해서

소유하여야만하는 최소한의 에너지

EA                 억셉터 에너지 준위

EB                 도펀트(도우너,억셉터) 위치에서의 결합 에너지

Ec                 최소 전도대역 에너지

ED                 도우너 에너지 준위

EF                 페르미 에너지 또는 페르미 준위

EFM                금속의 에너지 준위

EFn                 pn접합에서 n편의 페르미 준위

EFp                 pn접합에서 p편의 페르미 준위

EFS                반도체의 에너지 준위

EG                 대역 간극 또는 금지 간극 에너지

EH                 수소 원자 내의 전자 결합에너지

Ei                  진성 페르미 준위

En                 n양자수와 부합되는 에너지

Eph                광자 에너지(hν)

ET                 트랩 또는 R-G중심 에너지 준위

Ev                 최대 가전자 에너지 준위

F                  힘

f                       주파수(Hz)

f(E)                     페르미 함수

F(U,UF)                전계 함수

F1/2                     차수 1/2의 페르미 디락 적분

FF                     곡선 인자

fmax                J-FET와 MOSFET의 최대 작동 주파수, 차단 주파수

FN                 전자의 의사 페르미 준위(또는 에너지)

FP                 정공의 의사 페르미 준위(또는 에너지)

fT                       BJT의 단위 베타 주파수

G                       컨덕턴스

G                  게이트

G0                  pn접합 다이오드의 저주파 컨덕턴스 ; 공핍영역이 없다면

J-FET 내의 채널 컨덕턴스

gc(E)                    전도 대역 상태 밀도

GD                 확산 컨덕턴스

gd                      드레인 또는 채널 컨덕턴스

GL                 발광률, cm3-sec당 발생하는 전자-정공쌍의 수

gm                     전환 컨덕턴스

gv(E)                    가전자 대역 상태 밀도

h                       플랭크 상수

ℏ                  h/2π

I                  전류; 광도

i                  교류 전류 ; 부록 A에서의 [eqn: SQRT { -1}]

I0                 이상 다이오드에서의 포화 전류 ; χ=0에서의 광도

IAK                양극에서 음극으로 흐르는 전류

IB                 직류 베이스 전류

iB                 전체(직류+교류) 베이스 전류

ib                  교류 베이스 전류

IC                 직류 컬렉터 전류

iC                  전체(교류+직류) 컬렉터 전류

ic                  교류 컬렉터 전류

ICB0                IE = 0일 때 컬렉터에서 베이스로 흐르는 전류

ICE0                IB = 0일 때 컬렉터에서 이미터로 흐르는 전류

ICn                 전자에 의한 직류 컬렉터 전류

ICp                 정공에 의한 직류 컬렉터 전류

ID                 전계 트랜지스터내의 직류 드레인 전류

id                  소신호 드레인 전류

ID0                 J-FET내에서 VG = 0일 때 포화 드레인 전류

Idark                암전류

IDIFF               확산 전류(이상 다이오드 전류와 같다.)

idiff                확산 전류의 교류 성분

IE                 직류 이미터 전류

IEn                전자에 의한 직류 이미터 전류

IEp                정공에 의한 직류 이미터 전류

IF                 정상 상태 순방향 바이어스 전류

IF0                 유효 다이오드 순방향 포화 전류(Ebers-Moll 모델)

IG                  SCR내의 게이트 전류

IL                  광전류

IM●→S               MS(n-타입)다이오드내의 금속에서 반도체로 흐르는 전자에

의한 전류

IP                 정공 전류

IP/drift              표동에 의한 정공 전류

IR                 정상상태 역바이어스 전류

IR-G                재결합-생성 전류

IR0                 유효 다이오드 역포화전류(Ebers- Moll 모델)

Is                  MS다이오드내의 역바이어스 포화전류

Isc                 태양전지 단락 회로 전류

IS●→M              MS(n type) 다이오드내의 반도체에서 금속으로 흐르는 전자에

의한 전류

j                  [eqn: SQRT { -1}]

J,J                 전류 밀도(amps/cm2)

Jdrift                표동에 의한 전체 전류 밀도

JN,JN               전자 전류 밀도

JNx,JNy,JNz          전자 전류 밀도의 x,y 그리고 z 방향 성분

JN/diff               확산에 의한 전자 전류 밀도

JN/drift               표동에 의한 전자 전류 밀도

JP,JP                정공 전류 밀도

JPx,JPy,JPz           정공 전류 밀도의 x,y 그리고 z 방향 성분

JP/diff               확산에 의한 정공 전류 밀도

JP/drift               표동에 의한 정공 전류 밀도

K                  음극

k                       볼츠만 상수(8.617×10-5eV/K)

k                  파수(전자 결정 운동량에 비례하는 파라미터)

K.E.               운동 에너지

KO                 옥사이드 유전체 상수

KS                 반도체(보통 Si) 유전체 상수

L                       J-FET 또는 MOSFET채널의 길이

l                        방위 양자수

L'                       Fig.19.4에서 정의한 감소된 채널 길이

LB                  BJT베이스 내에 소수 캐리어 확산 길이 ; 외인성 Debye길이

LC                  BJT컬렉터 내에 소수 캐리어 확산 길이

LD                 진성 Debye길이

LE                  BJT이미터 내에 소수 캐리어 확산 길이

Lmin                긴 채널 동작을 발생시키는 최소한의 MOSFET채널 길이

LN                 전자 소수 캐리어 확산 길이

Ln                  n양자수에 부합하는 각운동량

LP                 정공 소수 캐리어 확산 길이

M                      캐리어 증가 인자

m                      미립자 질량

m                  자기 회전 양자수

m0                 전자 rest mass

*                전자 유효 질량

mn

*

mp                 정공 유효 질량

n                  에너지 양자수

n                  전자 캐리어 농도(전자수/cm3)

n+                  강하게 도핑되어진 n-타입 물질

n0                 평형 전자 농도

n1                 정의되어진 전자농도(Eq.3.36a참조)

NA                전체 억셉터의 수(atoms/cm3)

cm3당 이온화(음으로)된 억셉터의 수

NA-

NB                벌크 반도체 도핑(NA 또는 ND) ; BJT 내에서의 도핑 농도

nbulk               반도체 벌크내의 전자 농도

NC                 전도대역 상태의 유효밀도 ;  BJT 컬렉터 내에서의 도핑농도

nC0                 pnp BJT의 컬렉터 내에서의 평형전자농도

ND                 cm3당 도우너 원자의 전체수

+                 cm3당 양으로 이온화된 도우너의 수

ND

NE                 BJT 이미터 내에서의 도핑농도

nE0                 pnp  BJT의 이미터 내에서의 평형전자농도

NI                  cm2당 주입된 이온 수

ni                  진성 캐리어 농도

NT                 cm3당 R-G 중심의 수

NV                 가전자 대역 상태의 유효밀도

P                       정공 농도(정공의 수/cm3) ; 부록 A에서의 운동량

P+                      강하게 p-type으로 도핑된 물질

P.E.                전위 에너지

P0                  평형 정공 농도

P1                  정의되어진 정공 농도(Eq. 3.36b 참조)

PB0                 pnp BJT의 베이스 내에서의 평형 정공 농도

Pbulk                반도체 벌크 내에서의 정공 농도

Ps                  반도체 표면에서의 정공 농도(수/cm3)

Q                       전하에 대한 일반적인 지정

q                        전하의 크기(1.60×10-19 coul)

QB                 준중성 베이스 내에서의 초과 소수캐리어 전하;

MOSFET 게이트의 단위 면적당 벌크 또는 공핍영역 전하

QBL                 긴 채널 MOSFET 내에서의 QB

QBS                 짧은 채널 MOSFET 내에서의 QB

QF                  옥사이드-반도체 계면에서 단위 면적당 고정된 전하

QI                  옥사이드-반도체 계면에 위치한 cm2당 주입되어진 전하

QIT                 단위 면적당 계면 포획 전하

QM                  MOS 게이트 단위 면적당 움직일 수 있는 이온 전하

QN                  MOSFET 채널 내의 cm2당 전체 전자 전하(n-채널 디바이스)

QO-S                옥사이드-반도체 계면에 위치한 단위 면적당 전하

QP                  과잉 정공 전하

QS                  반도체 내의 게이트 단위 면적당 전체 전하

R                       경사율(Fig.16.17 참조)

rB,rb                베이스 저항

rC,rc                컬렉터 저항

RD                  J-FET과 MOSFET내의 채널과 드레인 사이의 저항

rE,re                이미터 저항

rj                   MOSFET내의 소오스와 드레인 사이의 고립된 영역의 깊이

RL                  부하 저항

rn                  n양자수와 일치되는 보어 궤도 반지름

ro                  BJT Hybrid-Pi 모델 내의 출력 저항

RP                 이온 주입의 투사된 범위

RS                직렬 저항 ; 샘플 저항 ; J-FET과 MOSFET내의 소오스와 드레인 사이 저항

rμ                 BJT Hybrid-Pi 모델 내의 feedthrough 저항

rπ                  BJT Hybrid-Pi 모델 내의 입력 저항

S                  소오스

s                   4-프로브 내 프로브 사이의 공간

s                  스핀 양자수

T                       온도

t                        시간

tON                 SCR내 트리거되어지는 시간

TR                     동조 바율

tr                   회복시간(pn-다이오드) ; 상승시간(BJT)

trr                  역 회복시간(pn-다이오드)

ts                   축적 지연 시간(pn-다이오드)

tsd                  축적 지연 시간(BJT)

U                       부록 A의 전위 에너지 ; 부록 B-D에서 kT/q로 노멀라이즈된 정전위

UD                  kT/q로 노멀라이즈된 드레인 전압

UF                  반도체 도핑 파라미터

US                  노멀라이즈된  표면 전위, 옥사이드-반도체 계면에서 계산되어진 U

ÛS                  US의 사인(±)

US0                 MOSFET내 χ=0에서 노멀라이즈된  표면 전위

USL                 MOSFET내 χ=L에서 노멀라이즈된  표면 전위

V                       전압, 정전위

V                       부피

v                       속도

VA                 인가되어진 직류 전압

va                  인가되어진 교류 전압

VAK                 양극과 음극 사이의 전압

VB                  정의된 전압(Eq.D.4 참조)

vbe                  베이스와 이미터 사이의 교류 전압

VBF                 PNPN 디바이스내의 순방향 바이어스 저지 전압

Vbi                 “내부” 접합 전압

VBR             역바이어스 pn접합 항복 전압 ; PNPN 디바이스내의 역방향 바이어스 저지 전압

VBS                 빽(back)과 소오스 사이의 전압

VCB                 컬렉터와 베이스 사이의 직류 전압

VCB0                IE = 0 일 때 컬렉터와 베이스 사이의 항복 전압

vce                 컬렉터와 이미터 사이의 교류 전압

VCE0                IB = 0 일 때 컬렉터와 이미터 사이의 항복 전압

VD                 직류 드레인 전압

vd                  표동 속도 벡터

vd                  표동 속도; 교류 드레인 전압

VDS                드레인과 소오스 사이의 전압

VDsat               포화 드레인 전압

vsat                포화 표동 속도

VEB                이미터와 베이스 사이의 직류 전압

VEC                이미터와 컬렉터 사이의 직류 전압

VFB                평탄 대역 전압

VG                 직류 게이트 전압

vg                  교류 게이트 전압

V'G                 이상적인 디바이스에 인가된 직류 게이트 전압

V'GB                이상적인 디바이스에 인가된 게이트와 빽(back) 사이의 전압

VGS                 게이트와 소오스 사이의 전압

V'GS                이상적인 디바이스에 인가된 게이트와 소오스 사이의 전압

VJ                  접합 전압

Voc                 태양 전지의 개회로 전압

VP                  J-FET내의 핀치-오프 게이트 전압

VS                 직류 소오스 전압

vs                  펄스된 소오스 전압

VS0                 MOSFET내 χ = 0에서의 표면 전위

VSL                 MOSFET내 χ = L에서의 표면 전위

VT                 반전-공핍 전이점 게이트 전압,  MOSFET 문턱 또는 턴온 전압

V'T                 이상적인 디바이스의 반전-공핍 전이점 게이트 전압

VW                 정의된 전압(Eq.17.24 참조)

Vδ                 정의된 전압(Eq.16.36 참조)

W                       공핍 폭 ; BJT 베이스의 준중성 폭

W2                  SCR내 N2 베이스의 준중성 폭

W3                  SCR내 P3 베이스의 준중성 폭

WB                 BJT내 베이스의 전체 폭

WD                 MOSFET내 드레인 pn접합 공핍 폭

Weff                 MOSFET내의 유효 공핍 폭(부록 C 참조)

WN2                SCR내 N2 베이스의 폭

WP3                SCR내 P3 베이스의 폭

WS                 MOSFET내의 소오스 pn접합 공핍 폭

WT                 반도체가 반전-공핍 전이점에서 바이어스되었을 때의 MOS공핍 폭

xc                  좁은 베이스 pn접합 다이오드내 베이스의 폭 ; MOSFET 채널의 깊이

xn                  pn접합 공핍영역의 n쪽의 폭

xo                  옥사이드 두께

xp                  pn접합 공핍영역의 p쪽의 폭

Y                       어드미턴스

YD                 확산 어드미턴스

Z                  J-FET 또는 MOSFET 채널의 폭

α                   흡수 계수

αdc                 공통 베이스 직류 전류 이득

αF                  αF = αdc, 순방향 이득(Ebers-Moll 모델)

αR                  역방향 이득(Ebers-Moll 모델)

αT                  베이스 전송률

βdc                 공통 이미터 직류 전류 이득

χ                   반도체 전자 친화력

χ'                  χ' = χ-χi, MOS 구조내의 유효 반도체 전자 친화력

χi                  절연체(옥사이드) 전자 친화력

χSi                 실리콘 전자 친화력

Δ                   정밀 전하 C-V 이론에서의 주파수 파라미터(Eqs.C.3)

ΔEc                 이종 접합내의 전도 대역 오프셋 에너지

ΔEv                 이종 접합내의 가전자 대역 오프셋 에너지

Δφox                옥사이드의 전압 강하

Δφsemi               반도체의 전압 강하

ΔL                      어버브 핀치-오프(above-pinch-off) 조건하에서 채널 길이의 감소

Δn                  Δn = n-n0, 전자 농도에서 그것의 평형값의 편차

ΔnC                 pnp BJT의 컬렉터내의 과잉 전자 농도

ΔnE                 pnp BJT의 이미터내의 과잉 전자 농도

Δnp                 p-타입 물질의 Δn

Δp                  Δp = p-p0, 정공 농도에서 그것의 평형값의 편차

ΔpB                 pnp BJT의 베이스내의 과잉 정공 농도

Δpn                 n-타입 물질의 Δp

ΔQ                      전하의 변화에 대한 일반적 표시

ΔQgate               cm2당 게이트내 전하의 변화

ΔQsemi               cm2당 반도체 내 전하의 변화

ΔRp                 이온 주입내의 산란

ΔVG             주어진 반도체 표면 전위를 충족시키기 위해서 요구되어지는 실제 디바이스와                      게이트 전압 사이의 차이

ΔVT                소단위 효과에 의한 문턱 전압의 변화

ΔV'T                역바이어스에 의한 문턱 전압의 변화(특히 이상적인 디바이스에 인가될 때)

ΔΦB                 낮은 Schottky 장벽에 의해서 일어나는 MS 장벽의 변화

ε                   유전율

ε0                  자유 공간의 유전율(8.85×10-14farad/cm)

φ                   MOS디바이스의 반도체 성분내의 정전위

ΦB                  MS 다이오드내의 표면 전위-에너지 장벽 높이

ΦB0                  MS계면에서 E = 0일 때 ΦB의 장벽 높이

φF                  반도체 도핑 농도와 연관된 기준 전압

ΦM                  금속 일함수

Φ'M                 Φ'M= ΦM-χi, MOS 구조내의 유효 금속 일함수

φMS                 volts로 표시된 금속-반도체 일함수의 차이

φox                 옥사이드내의 전압

ΦS                  반도체 일함수

φS                  반도체 표면 전위

Γ                   4-프로브 수정 인자

γ                   이미터 효율

γM                  옥사이드내 유동성 이온 전하의 정규화된 중심

η                   η = (E-EC)/kT; 태양 전지의  전력 전환 효율; LED의 외부 효율

ηc                  ηc = (EF-EC)/kT

ηv                  ηv = (Ev-EC)/kT

λ                   빛의 파장

λG                  반도체 대역 간극과 일치하는 빛의 파장

μ0                  저-전계 전자 또는 정공 이동도 ; 이동도 적절 파라미터

μbulk                반도체의 벌크내 캐리어 이동도

μn                  전자 이동도

μp                  정공 이동도

￣

μn

유효 전자 이동도

￣

μp

유효 정공 이동도

ν                  광의 주파수

ρ                  저항율(ohm-cm) ; 전하 밀도(coul/cm3)

ρion                옥사이드 내에서의 이온 전하 밀도

ρox                 옥사이드에서 전하 밀도

σ                  도전율

τ0                 정의된 캐리어의 수명(Eq.6.44)

τB                 BJT베이스에서 소수 캐리어 수명

τC                 BJT콜렉터에서 소수 캐리어 수명

τE                 BJT이미터에서 소수 캐리어 수명

τn                 전자 소수 캐리어 수명

τp                 정공 소수 캐리어 수명

τt                  베이스 변이 시간

Ψ                  시간에 의존하는 파동함수

ψ                  시간에 독립적인 파동함수

ω                  각 주파수(radians)

부록 M. MATLAB Program

Exercise 10.2 (BJT_Eband)

프로그램

Exercise 11.7 (BJT) and Exercise 11.10 (BJT plus)

NOTE: BJT/BJTplus 나열에서 이탤릭체의 줄은 BJTplus 프로그램을 만들기 위해 BJT 프로그램에 더해진 것이다. 서브 프로그램 BJT0는 BJT와 BJTplus의 실행 시간 필요성이다 ; 서브 프로그램 BJTmod는 BJTplus가 실행될 때 또한 있어야 한다. 상수, 재료의 파라미터, 그리고 W = WB Ebers-Moll 파라미터는 BJT0 서브 프로그램에서 설명되고 계산된다. 베이스-폭 모듈레이션과 관련된 계산은 BJTmod 서브프로그램에서 수행된다.

프로그램

Exercise 16.5 (MOS_CV)

프로그램

INDEX

계단형 접합

흡수 계수

계면 트랩과 같은 억셉터

억셉터

결합 에너지

정의

이온화

축적

어드미턴스, pn 접합 소신호

알루미늄

실리콘에서의 억셉터

결합 에너지

금속 접촉

에너지 대역도

게이트 재료

내부연결 금속

금속화한후 어닐링

차폐

일함수차

AlAs

AlGaAs

합금 반도체

대역 정렬

HBT에서

LED에서

MODFET에서

AlGaN

AlInAs

AlInGaP

알칼리 이온. 나트륨 참조

혼합물. 반도체 혼합물 참조

알루미늄 갈륨 아세나이드

비정질

양성 도펀트

각운동량

어닐링

양극(SCR에서)

안티몬

결합에너지

실리콘에서의 도우너

Ar 어닐링

비소

결합 에너지

실리콘에서의 도우너

비대칭 접합

오거 재결합

애벌랜치 항복

애벌랜치 증식

에벌랜치 포토다이오드

애벌랜치

B

역 바이어스

역 접촉

탄도 수송

대역 정렬

대역의 휨

대역 간극

대역 간극 파장

대역. 에너지 대역도 참조

장벽 높이. 전자 친화도,금속 일함수 참조

베이스

베이스 주행시간

베이스 전송률

베이스 폭 변조

체심 입방 단위셀

BESOI

BiCMOS

좌우 상칭 다이오드

좌우 상칭 SCR

쌍극성 접합 트랜지스터. BJT 참조

BJT

활성 바이어스 모드

증폭

베이스

베이스 캐리어 분포

베이스 주행 시간

베이스 전송률

베이스 폭 변조

매립 층

캐리어 증가와 피드백

전하 제어 관계식

회로 기호

컬렉터

컬렉터 전류

볏 모양 구조

베이스 공통

베이스 공통 dc 전류 이득

베이스 공통 입력 특성

베이스 공통 출력 특성

컬렉터 공통

이미터 공통

이미터 공통 dc 전류 이득

이미터 공통 입력 특성

이미터 공통 출력 특성

차단 바이어스 모드

Early 효과

Eber-Moll 방정식

Eber-Moll 모델

정전기학

이미터

이미터 전류

이미터 효율

에너지 대역도

제작

하강 시간

전위 이득

경사가 있는 베이스

Gummel 도표

하이브리드-pi 모델

ICBO

ICEO

진성

반전 바이어스 모드

개념

동작 파라미터

폴리실리콘 이미터

펀치스루

준중성 베이스 폭

역 이득

R-G 전류

상승 시간

포화 바이어스 모드

쇼트키 다이오드로 고정

직렬 저항

소신호 등가 회로

정적 특성

축적 지연 시간

전환 컨덕턴스

순간(스위칭) 응답

순간적 턴 오프

순간적 턴 온

VCBO

VCEO

흑체 방사

전하 블록도

a.c. 프로브 MOS-C

깊게 공핍된 상태

정적 바이어스 상태

저지 전압

몸체 효과. 역바이어스 찹조

보어 원자 모델

보어 반지름

결합 모델

붕소

실리콘에서의 억셉터

결합 에너지

문턱 조정

항복

애벌랜치

임계 전계

굴곡효과

edge

BJTs 에서

쇼트키 다이오드에서

SCRs 에서

제너에서

항복 전압

버퍼층

내부 전하

내부 전압

체적(벌크)

체적 전하

체적 전하 이론

매립-채널 MOSFET

매립층

C

정전용량

확산, pn 다이오드

접합, BJT

접합, pn

MOS-C

oxide

쇼트키 다이오드

반도체

정전용량-전압 특성

포획 계수

캐리어 특성

캐리어

전하

농도 계산

농도 온도 종속

분포도

유효 질량

전자

평형 분포

정공

다수

소수

음극(SCR에서)

전하결합소자

CdS 광도체

CdTe

채널

채널 컨덕턴스. 드레인 컨덕턴스 참조

전하 제어 접근

전하 결합 소자

전하 밀도

전하 중성화 관계식

색채 분산

크롬

CMOS

컬렉터

보상

복합적으로 경사진

화합물 반도체

콤프톤 효과

농도 공식

보상된 반도체

도핑된 반도체

전자

정공

진성 반도체

컨덕턴스

드레인(J-FET에서)

드레인(MOSFET에서)

확산

역바이어스 다이오드

전도 대역

전도도

전도도 변조

연속 방정식

코어, 원자

중심 전자

공유 결합

CPU (중앙처리장치)

과정 흐름도

샘플 다이

결정 성장

실리콘 세정

단결정 생성

결정 격자. 단위 셀 참조

결정 조직

CuInSe

전류 밀도

캐리어

정의

확산

표동

관계식 요약

정상 상태

차단 주파수

C-V특성, MOS-C

깊은 공핍

델타-공핍 분석

도핑 종속

정밀 전하 관계식

실험적

고주파수

저주파수

측정

옥사이드의 두께에 종속

정성 이론

준정적 측정 기술

온도에 종속

이론

C-V 특성, pn 다이오드

CVD

Czochralski 방법

D

D-MESFET

dangling 결합

de Brogile 가설

Debye 길이

외인성

진성

깊은 공핍

결함

축퇴된 양자 상태

축퇴된 반도체

델타-공핍

근사

C-V 분석

정전계 설명

델타 함수

상태 밀도

공핍

공핍 근사

공핍층 정전용량. 접합 정전용량 참조

공핍 모드 MOSFET

공핍 영역

공핍 폭과 깊은 공핍

MOS-C

MOS-C effective

pn 접합

DIAC

다이아몬드, 대역 간극

다이아몬드 격자

다이

유전상수

확산

전류

캐리어의 확산

마스크

고체상태의 확산

확산 어드미턴스

확산 정전 용량

확산 계수

확산 컨덕턴스

확산 전류. 이상적인 다이오드에 대한 방정식 참조

pn 접합 다이오드에서의 확산 전류

쇼트키 다이오드에서의 확산 전류

확산 거리

쌍극자 층

직접형 반도체

DMOS

계면 트랩과 같은 도너

도너

결합에너지

정의

에너지 대역 모델

이온화

도펀트

결합에너지

정의

GaAs에서

Si예서

도핑

도핑 파라미터

도핑의 단면

도핑 전위(ФF)

정의

특성

도스

DMOS

드레인

드레인 컨덕턴스

J-FET

MOSFET

DRAM

표동

전류

정의-그림

속도

건식 에칭

이중-게이트 SCR

DRAM

E

Early 효과

Eber-Moll 방정식

Eber-Moll 모델

E-k plot

E_MESFET

와전류

유효상태밀도

유효질량

유효이동도

수학적 표현

유효이동도 측정

위치에 종속

전압에 종속

Einstein 관계식

전자장

전자

포획 계수

캐리어

전하

농도 공식

연속방정식

결정 운동량

확산전류

확산 방정식

확산 거리

표동 전류

유효 질량

Einstein 관계식

평형 분포

진성 농도

수명

이동도

의사페르미준위

정지 질량

전자 친화력

전자 결정 운동량

전자적 양자 상태

수소 원자

다전자 원자

실리콘

전자 볼트

정전기 전위

기본 관계식

MOSFET 내부

정규화

표면

정전기학

이미터 효율

이미터

에너지 대역

대역의 휨

기본 모델

BJT

다른 재료

포함된 도너 준위

도펀트 동작 그림

첨가된 페르미 준위

HBT

이상적 MOS 구조

절연체(표면에 포함)

금속(표면에 포함)

p-i-n 포토 다이오드

부가된 의사 페르미 준위

실제적인 MOS 구조

그림 R-G

반도체(표면에 포함된)

증식형 MOSFET

윗층

에피택시층 과도 성장

에피택시

상태 방정식

요약

평형

등가 회로

BJT

Eber-Moll

하이브리드-pi

J-FET

MOS-C

MOSFET

pn 다이오드

두 개의 다이오드

과잉 전하

엑시톤

외인성 Debye 길이

외인성 반도체

외인성 온도 영역

F

면심 입방

페르미 디락 적분

페르피 에너지. 페르미 준위 참조

페르미 함수

도표

온도에 종속

페르미 준위

위치 결정

평형 위치에 독립

페르미 함수에서

진성

의사

페르미 준위 핀닝(고정)

Fick의 법칙

전계효과

전계 방출

Field Oxide

곡선 인자

고정 전하

평탄

평탄 대역

평탄대역 전압

금지 간극. 대역간극 참조

4-프로브

Freeze-out

G

갈륩

실리콘에서의 억셉터

결합 에너지

갈륨 아세나이드

LEDs

HBTs

MESFET

MODFET

solar cell

탄도 수송

대역 간극에너지

대역 간극 파장

캐리어 유효 질량

화합물 반도체

도핑

진성 캐리어 농도

격자 상수

MS 접촉

반절연(S.I)

온도 고려

단위 셀

GAAsP

이득

베이스 공통 dc 전류

이미터 공통 dc 전류

GaN

GaP

게이트

게이트 옥사이드

게이트 전압 관계식

생성. 재결합-생성 참조

게르마늄

애벌랜치 포토다이오드

GaAs로 대역 정렬

대역 간극 에너지

캐리어 유효 질량

기본적인 반도체

간접형 반도체

진성 캐리어 농도

고립 원자

격자 상수

Solar Cell 지지층

단위셀

불순물 결정 결함 제거

금

경사 상수

점진적 채널 근사

그레인

GTO, SCR

Gummel 도표

H

경화 옥사이드

HBT

HEMT

이종 접합

이종 접합 쌍극 트랜지스터

고준위 주입

정공

포획 계수

캐리어

전하

농도공식

연속 방정식

확산 전류

확산 방정식

확산 거리

표동 전류

유효 질량

Einstein 관계식

평형 분포

진성 농도

수명

수명 측정

이동도

의사 페르미 준위

고온 캐리어 다이오드

고온 캐리어 효과

고온 점 프로브

하이브리드-pi 모델

수소 어닐

수소 원자

초계단형 접합

초계단형 버랙터 다이오드

I

이상 다이오드 방정식

경계 조건

접합 법칙

정성 유도

정량 유도

포화 전류

solution strategy

이상 계수

IEEE 전류 규약...

IGFET. MOSFET 참조

충돌 이온화

불슌물 원자. 도펀트 참조

간접형 반도체

인듐

실리콘에서의 억셉터

결합 에너지

유도 전하

InGaAs

InGaAsP

InGaN

주괴

불안정성

절연체. 실리콘 다이옥사이드의 에너지 대역도 팜조

완전 절연체

계면 트랩

억셉터와 유사

밀도

도너와 유사

C-V 특성에의 영향

MOSFET에의 영향

전기적 모델

물리적 모델

진성 캐리어 농도

진성 디바이(Debye)거리

진성 페르미 준위

진성 반도체

진성 온도 영역

진성 트랜지스터

반전

반전층

이온 주입

이온화. 억셉터와 도너 참조

이온화 방사

등전자 트랩

J

접합 정전용량

전계호과 트랜지스터

a.c. 응답

기본 장치 구조

채널

채널 한정

드레인 컽덕턴스

등가 회로

현대 장치 구조

핀치 오프

핀치 오프 게이트 전압

작동 정성 원리

정량적인 I-V 관계식

포화

소신호 등가 회로

소신호 파라미터

소오스 / 드레인 저항

제곱 법칙 관계식

전환 컨덕턴스

폭포와 유사함

K

운동 에너지

캐리어의 운동에너지

수소원자에서의 전자

L

래치업

격자. 단위 셀 참조

격자 정합 체계

접합 법칙

LDD 트랜지스터

LED

AlGaAs

AlInGaP

기본 구조와 동작

GaAs0.6 P0.4

GaAsP:N

GaN

GaP:N

GaP:Zn-O

패키징

광자 적출

SiC

광활성화SCR

광활성화 스위치

광방출 다이오드.LED 참조

저도핑 드레인

선형 경사 접합

리튬, 알칼리 이온

리소 그래피 (석판 인쇄)

저 준위 주입

LPCVD

M

마스크

캐리어 질량

매트릭스 역학

MBE

평균자유시간

MESFET

금속-절연체-반도체

야금 접합

금속-옥사이드-반도체 전계 트랜지스터. MOSFET 참조

금속

금속-반도체 접촉. MS 접촉 참조

금속-반도체 전계 효과 트랜지스터. MESFET참조

금속-반도체 일함수 차이

금속 일함수

밀러지수

방향

등가적 평면

방향 표시 과정

개념 요약

밀러지수 위에 가로줄 표시

소수 캐리어 확산 방정식

소수 캐리어 확산 길이

소수 캐리어 수명

MIS 구조

MMIC

유동성 이온

MOSFET 특성에의 영향

모델

정규화된 전하 중심

이동도

도핑정도에 종속

산란 관계식

온도에 종속

단위

MODFET

변조 도핑

변조 도핑 전계효과 트랜지스터

분자 광선 에피택시. MBE 참조

운동량

MOS-C

바이어싱

C-V 특성

에너지 대역도

이상적인 경우

물리적인 장치

MOSFET

a.c. 응답

드레인 바이어스의 동작

게이트 바이어스의 동작

기본 구조

체적 전하 이론

덮혀진 채널

채널

전하-시트 이론

차단 주파수

C-V 특성

공핍형

이동도가 늘어난 구조

증식형

등가 회로

정밀-전하 이론

평탄 대역 전압

게이트-드레인 정전용량

게이트-소오스 정전용량

선형 동작 영역

협폭

핀치오프

정성 동작 이론

포화

숏(short)-채널

소신호 특성

소신호 등가회로

소신호 파라미터

제곱 법칙 이론

문턱 전압 이하

문턱 전압

전환 컨덕턴스

3극 진공관 작동 영역

MOST. MOSFET 찹조

MS 접촉. 쇼트키 다이오드 참조

에너지대역도                                           페르미 준위 핀닝(고정)

이상적인 경우

Ohmic

정류

MS 다이오드. 쇼트키 다이오드 참조

증식 계수

상호 컨덕턴스. 전환 컨덕턴스 찹조

N

협폭 베이스 다이오드

N2 어닐링

가장 가깝게 인접한 것

역바이어스 불안정성

중성자 활성화

NMOS

축퇴되지 않은 반도체

(v자 모양의) 새김눈

np 곱

n-형 물질

n+-물질

O

차단(off)상태

Ohmic 접촉

온(도통) 상태

오버랩(중복) 정전용량. MOSFET 게이트 드레인 정전용량 참조

산화

건조

습성

성장 곡선

발열성

산화 삼각형

옥사이드 정전용량

옥사이드 유전 상수

옥사이드 충전

산소

P

P 인

평행판 축전기

파울리의 배타원리

PECVD

주기율 표

교란

PHEMT

포논

인

결합 에너지

실리콘에서의 도너

MOSFET에서

인의 안정화

인 규산염 유리

포토- BJT. 포토 트랜지스터 참조

광도체

광전류

광 검출기

광 다이오드

애벌랜치

I-V 특성

p-i-n

pn 접합

스펙트럼 응답

발광

광자

포토 레지스트

포토 트랜지스터

핀치오프

핀치오프 게이트 전압

p-i-n 포토 다이오드

평면, 결정. 밀러 지수 참조

PMOS

pn 접합

계단형

비대칭

내부 전압

공핍 근사

공핍 영역

공핍 폭

정전 정성법

에너지 대역도

초계단형

선형 경사도를 가진 정전계

공간 전하 영역

계단 접합 정전계

pn 접합 다이오드

애벌랜치

항복

항복 전압

캐리어 농도

캐리어 전류

컨덕턴스, 역바이어스

C-V

공핍 폭

확산 어드미턴스

확산 정전용량

접합 전압

협폭 베이스 다이오드

펀치 스루

회복 시간

역 회복 시간

역 유입

R-G 전류

포화 전류

직렬 저항

소신호 어드미턴스

소신로 등가 회로

축적 지연 시간

축적 전하

순간적 턴 오프

순간적인 턴-온

제너 과정

pn 접합 포토 다이오드

PNPN 다이오드

점 결함

Poisson 방정식

다결정

다결정 Si

폴리이미터 BJT

석출

MOS 케이트 물질

Si 결정 산출

폴리 실리콘 이미터 BJT

금속화한 후의 어닐링

칼륨, 알칼리 이온

퍼텐셜(전위), 정전 전위 참조

퍼텐셜 에너지

캐리어

수소원자에서의 전자

슈레딩거 방정식

Predeposition

기본 단위셀

세부 균형의 원리

단면

프로그램 할 수 있는 단일 접합 트랜지스터

투영비정

의사 채널

의사 조성(형태)

p형 재료

펀치 스루

PUT

Q

양자화 개념

양자 역학

기본 가정

축퇴 상태

기대값

양자수

스핀

양자수

의사 페르미 준위

준중성 베이스 폭

준중성 영역

준정적 가정

준정적, 정의

준정적 기술

R

방사 손상

방사 효과

방사 경화

Rayleigh-Jeans법칙                                     재결합-생성

오거

대역간

정의-그림

R-G중심(간접형)

통계

회복시간

정류 접촉. MS 접촉 참조

굴절 지수

내화성 금속

Relative eye 응답

저항률

역회복 시간

R-G 재결합-생성

R-G 중심

R-G 전류

BJT 에서

MS 다이오드예서

pn 다이오드에서

Richardson상수

S

포화

BJT에서

J-FET에서

MOSFET에서

pn접합 다이오드에서

쇼트키 다이오드에서

포화 속도

산란

쇼트키 장벽 하강

쇼트키 다이오드

a.c. 응답

내부 전압

정전용량

공핍폭

정전계

I-V 특성

실제적

포화 전류

쇼트키 장벽 하강

열이온 방출 전류                                       순간 응답

쇼트키 다이오드로 고정된 BJT

슈레딩거 파동 방정식

시간에 종속된

시간에 독립된

SCR

저지 전압

회로 동작

회로 기호

di/dt 소진

di/dt 효과

게이트 턴-오프

I-V 특성

광활성화

동작 원리

단락된 음극

구조

기동 시간                                              두 개의 다이오드를  사용한 모델

시드 결정

자기 정렬 게이트

반도체

합금

혼합

화합물

축퇴

직접형

기본적인 반도체

외인성

진성

목록

재료 분류

축퇴되지 않은

순수

구조

균일하게 도핑된

반도체 일함수

시트 저항률

Shorkley 다이오드

Shorkley 방정식. 이상 다이오드 방정식 참조

Short-채널

MESFET

MOSFET

포화속도 모델

두영역 모델

가변 이동도 모델

단락된 음극 SCR 구조

SiC

SiGe

규화물

실리콘

대역 간극 에너지

캐리어 유효 질량

캐리어 이동도

결정 성장

도펀트 결합에너지

도펀트

기본적인 반도체

주괴                                                   진성 캐리어 농도

고립 원자

격자 상수

소수 캐리어 수명

MS 접촉

다결정

폴리 실리콘 이미터 BJT

폴리 실리콘 게이트

저항률

단위셀

웨이퍼

실리콘 제어형 정류기. SCR참조

실리콘 다이옥사이드

대역 간극

에너지 대역도

SiO2 의l 성장과 고정 전하

MOS 구조에서의 절연체

유동 이온의 오염

Si-SiO2 계면 포획

안정화

열적 산화 산물

SIMOX

소영역 효과

소신호 등가 회로. 등가회로 참조

스냅 백 다이오드

나트륨

SOI(절연체 위에 실리콘이 있음)

태양 전지

비정질-Si

역반사 코팅

농축기

곡선인자

finger

I-V 특성

광 포획

개방회로 전압

전력 전환 효율

Shadowing(음영 넣기)

단락 회로 전류

Texture 표면

박막

태양 스펙트럼 발광

SOS(Silicon on Sapphire)

소오스

공간 전하 영역

Spiking

스핀

스퍼터링

제곱 법칙 이론

제곱 법칙 관계식

J-FET

MOSFET

정상 상태

계단형 접합

Step recovery 다이오드

축적 지연 시간

축적 시간

축적 전화

강 반전

접착 기면 바이어스 효과

문턱이하의 전이 특성

표면 전위

표면 산란

표면 상태. 계면 트랩 참조

T

온도 종속

억셉터 / 도너 동작

캐리어 농도

페르미 함수

진성 캐리어 농도

이동도

열적 운동

열전자 방출

문턱 전압

조정

정의

측정

협폭 변조

관계식

Short-채널 변조

사이리스터

Ti

TiN

티타늄 규화물

총 내부 반사

전환 컨덕턴스

BJT

J-FET

MOSFET

주행 시간

포획 전하

TRIAC

동조 비율

터널링

턴온 전압

두영역의 전자 가스

U

자외선 대변동

접합하지 않은 트랜지스터

단극 트랜지스터

단위셀

체심입방

다이아몬드

면심 입방

단순 입방

섬아연광

V

진공 준위

가전자 대역

가전자

버랙터

속도 초과

속도 포화

W

텅스텐

웨이퍼

Walk-out

파동함수

파동역학

파동-입자 쌍대성

약 반전

습식 에칭

광폭 베이스 다이오드

일함수

Z

제너 과정

섬아연광 단위셀

아연

ZnSe